Taille et part du marché des dispositifs 3D TSV - Analyse de la croissance et prévisions (2026 - 2031)

Tendances et perspectives du marché mondial des dispositifs 3D TSV

Demande croissante en calcul haute performance et en charges de travail d'IA

L'entraînement des grands modèles de langage dépasse désormais 1 billion de paramètres, obligeant les hiérarchies de mémoire à dépasser la GDDR6. Les échantillons d'ingénierie de SK Hynix pour les empilements HBM4 à 12 couches offrent une bande passante de 2,1 Tbit/s, soit une augmentation de 64 % par rapport à la HBM3E, dotant les clusters GPU d'une marge suffisante pour les pics de multiplication matricielle.^{[1]SK Hynix, « SK hynix présente la HBM4 au Symposium technologique TSMC Amérique du Nord », skhynix.com} La norme HBM4 du JEDEC, ratifiée en 2024, fige une interface 2048 bits que seules les architectures à vias traversant le silicium peuvent servir. Le rapport annuel 2024 de Micron indique que le chiffre d'affaires HBM a plus que doublé, avec 1,5 milliard USD mis de côté pour des capacités qui monteront en puissance en 2026.^{[2]Micron Technology, « Rapport annuel de l'exercice 2024 », micron.com} Le passage de Samsung à la liaison hybride cuivre-cuivre réduit la résistance des vias de 40 %, améliorant l'intégrité du signal à plusieurs GHz. L'accélérateur Gaudi 3 d'Intel intègre huit empilements HBM3E sur un interposeur en silicium, entraînant un investissement de 3,5 milliards USD dans l'encapsulation en Arizona et au Nouveau-Mexique dans le cadre du cofinancement de la loi CHIPS.

Expansion des centres de données stimulant l'adoption des mémoires à haute bande passante

Les hyperscalers déploient des serveurs d'IA à une cadence record, les sockets NVIDIA H200 et AMD MI300X consommant chacun plus de 80 Go de HBM3. Les lignes CoWoS de TSMC ont fonctionné à plus de 100 % d'utilisation tout au long de 2024, déclenchant une expansion de 2,8 milliards USD pour atteindre 60 000 tranches/mois à Taïwan. La présentation aux investisseurs de Micron de mai 2024 indiquait que l'offre de HBM était entièrement réservée jusqu'en 2025, ce qui pourrait faire augmenter les prix de vente moyens de 30 %. Broadcom a expédié des ASIC d'IA personnalisés intégrant chacun une HBM à base de TSV et offrant plus de 3 Tbit/s de bande passante par boîtier. Ces dynamiques renforcent le pouvoir de fixation des prix à court terme du marché des dispositifs 3D TSV.

Miniaturisation rapide dans les smartphones et l'électronique grand public

Les smartphones haut de gamme visent désormais une épaisseur inférieure à 8 mm. Les capteurs d'image CMOS empilés de Sony, qui représentent plus de 50 % des modules de caméra phares expédiés en 2024, utilisent le TSV via-dernier pour connecter la logique sans sacrifier la surface des pixels, augmentant ainsi la sensibilité en faible luminosité de 40 %. L'A18 Pro d'Apple utilise l'InFO-PoP avec un TSV via-premier pour réduire la hauteur z de 0,4 mm, libérant ainsi du volume pour une batterie plus grande. Le Snapdragon 8 Gen 4 de Qualcomm associe son processeur applicatif 3 nm à la LPDDR5T via des micro-TSV, maintenant des débits de données allant jusqu'à 9,6 GT/s pour l'IA générative embarquée. Les objets connectables portables reflètent cette tendance : l'IMU IIM-20670 de TDK InvenSense empile deux puces avec des TSV pour s'intégrer dans des écouteurs de 5 mm.

Architectures d'intégration hétérogène basées sur les chiplets

À mesure que les nœuds logiques approchent de leurs limites de mise à l'échelle, la désagrégation permet à chaque tuile d'utiliser son processus optimal. Les CPU Zen 5 d'AMD utilisent la 3D V-Cache, empilée via le TSV via-milieu, ce qui réduit la latence de 15 ns et augmente les fréquences d'images dans les jeux de 25 %. La puce Meteor Lake d'Intel utilise une puce de base Foveros avec un pas de TSV de 36 µm, permettant un transfert de données de 2 Tbit/s entre les tuiles de calcul, de graphique et d'entrée/sortie. La spécification UCIe 1.1, publiée en 2024, standardise les liaisons puce à puce qui reposent sur des interconnexions TSV sous-100 pJ/bit. Le commutateur Ethernet Tomahawk 5 de Broadcom présente des tuiles SerDes à 51,2 Tbit/s entourant un processeur de paquets sur un interposeur compatible TSV, illustrant comment le marché des dispositifs 3D TSV est indissociablement lié à l'ère des chiplets.

Coût unitaire élevé des boîtiers 3D TSV

L'assemblage d'un TSV ajoute entre 15 et 40 USD à chaque dispositif, réduisant ainsi les marges des téléphones de milieu de gamme et des dispositifs IoT. Les outils de gravure dépassent 15 millions USD par chambre, tandis que les systèmes d'électrodéposition coûtent 8 millions USD supplémentaires.^{[3]Applied Materials, « Transcription de la conférence téléphonique sur les résultats de l'exercice 2024 », appliedmaterials.com} Les dépôts réglementaires d'Amkor pour l'exercice 2024 révèlent des marges brutes d'encapsulation avancée de 28 %, soit 500 points de base en dessous des niveaux de liaison par fil. Les cycles de qualification sont longs ; l'expansion d'ASE à Kaohsiung a mis en évidence que les boîtiers TSV de qualité automobile nécessitent 1 000 heures de tests HTOL, ce qui peut allonger le délai de mise sur le marché de jusqu'à 16 semaines.

Défis de fiabilité et de rendement induits par la thermique

Les empilements HBM4 dissipent plus de 15 W sur une empreinte de 5 × 7 mm, provoquant un gauchissement de 80 µm à 85 °C, selon les données de SK Hynix présentées à l'IEEE ECTC. Les essais pilotes de liaison hybride de Samsung ont atteint un rendement de 75 %, limité par des spécifications de planéité du cuivre inférieures à 2 nm RMS. Le Foveros Direct d'Intel a rapporté un rendement de puces bonnes connues de 82 %, la formation de vides étant le défaut dominant. Le rapport de développement durable de Micron indique que la DRAM à base de TSV nécessite des temps de test 60 % plus longs, engendrant un coût supplémentaire de 3 USD par unité. La qualification par TSMC de dissipateurs thermiques en carbone de type diamant a amélioré la mitigation des points chauds de 30 %, mais complique les flux de matériaux.

*Nos prévisions mises à jour traitent les impacts des moteurs et des freins comme directionnels et non additifs. Les prévisions d’impact révisées reflètent la croissance de base, les effets de mix et les interactions entre variables.

Analyse des segments

Par type de produit : la dominance de la mémoire ancre la base de revenus

Les dispositifs de mémoire ont capturé 45,92 % du marché des dispositifs 3D TSV en 2025, la HBM étant devenue la solution haute bande passante de référence pour les accélérateurs d'IA. La taille du marché des dispositifs 3D TSV pour les MEMS et capteurs devrait se développer à un CAGR de 8,57 % jusqu'en 2031, reflétant l'adoption du radar automobile et des unités inertielles. L'imagerie et l'opto-électronique bénéficient du TSV via-dernier, permettant aux capteurs à éclairement par la face arrière de Sony d'atteindre une efficacité quantique de 90 % dans le proche infrarouge. Les fournisseurs de LED utilisent le TSV via-premier pour alimenter les affichages micro-LED, bien que des rendements inférieurs à 60 % retardent le déploiement à grande échelle.

D'autres produits, tels que les circuits intégrés de gestion de l'alimentation et les modules frontaux RF, utilisent le TSV pour minimiser l'inductance. Le module mmWave QTM565 de Qualcomm atteint 10 Gb/s dans des boîtiers de 1 cm³, tandis que l'accéléromètre BMA580 de Bosch empile des puces MEMS et ASIC pour un courant de veille de 1 µA. Ces exemples illustrent comment le secteur des dispositifs 3D TSV s'étend au-delà de la mémoire, même si la HBM établit le plancher de revenus.

Par technologie TSV : le via-premier gagne du terrain dans les conceptions à chiplets

Le via-milieu détenait 54,15 % du chiffre d'affaires en 2025, en raison de la maturité de la DRAM et du CIS ; cependant, le via-premier croît à un CAGR de 7,69 %, car les puces à base de chiplets exigent une précision de superposition inférieure à 1 µm. La ligne Foveros d'Intel atteint aujourd'hui un pas de 36 µm et vise 10 µm d'ici 2026, libérant une bande passante verticale supérieure à 1 Tbit/s/mm².

Le via-dernier reste essentiel pour les capteurs, maintenant les facteurs de remplissage des pixels au-dessus de 95 %. La liaison hybride dans les trois approches double la densité d'interconnexion et dominera après 2026, cimentant le rôle du TSV comme colonne vertébrale du marché des dispositifs 3D TSV.

Par taille de tranche : les substrats de 300 mm ancrent la production en volume

Les tranches de 300 mm représentaient 58,25 % du volume en 2025, soutenues par plus de 120 fabs qualifiés dans le monde. La taille du marché des dispositifs 3D TSV pour 450 mm reste modeste, mais croît à un CAGR de 7,88 % tandis que TSMC et Samsung valident leurs lignes pilotes.

Intel a réorienté son budget 450 mm vers l'encapsulation avancée, confirmant le consensus industriel selon lequel le TSV associé aux chiplets génère un meilleur retour sur le capital investi. Les lignes sub-200 mm perdurent pour les dispositifs d'alimentation en GaN et en SiC, où le TSV permet la conduction verticale.

Par secteur d'utilisation final : le segment automobile accélère le plus rapidement

L'informatique et les télécommunications ont conservé une part de 37,54 % en 2025, tandis que l'automobile progressait le plus rapidement avec un CAGR de 9,08 %, portée par les contrôleurs de domaine pour véhicules électriques intégrant l'ADAS, l'infodivertissement et la gestion de batterie.

L'électronique grand public soutient la demande en CIS empilés et en LPDDR, tandis que le secteur de la santé poursuit des implants compatibles TSV dans le cadre de parcours approuvés par la FDA. L'aérospatiale et la défense s'appuient sur des mémoires TSV durcies aux radiations pour une tolérance aux doses totales supérieure à 100 krad. Ensemble, ces secteurs verticaux diversifient les sources de revenus à travers le marché des dispositifs 3D TSV.

Analyse géographique

L'Asie-Pacifique détenait 42,70 % du chiffre d'affaires en 2025 et se développe à un CAGR de 8,56 %, portée par la part supérieure à 70 % de TSMC dans la capacité CoWoS, l'emprise de 45 % de Samsung sur la HBM et l'intégration bout en bout de SK Hynix à Icheon. La subvention japonaise de 920 milliards JPY apporte l'encapsulation avancée à Kumamoto d'ici 2026, au service de Sony et de Denso. La YMTC chinoise envisage le TSV pour l'empilage des contrôleurs de NAND 3D, mais les restrictions à l'exportation freinent la montée en puissance. Les incitations fiscales de 26 billions KRW de la Corée du Sud financent 50 nouvelles chambres de gravure TSV chez SK Hynix. L'Inde attire 2,75 milliards USD de Micron pour un centre OSAT au Gujarat à partir de 2026, consolidant la position de l'Asie comme épicentre du marché des dispositifs 3D TSV.

L'Amérique du Nord a capturé environ 34,40 % en 2025. Micron a remporté 6,165 milliards USD pour construire des fabs HBM à New York et en Idaho dans le cadre de la loi CHIPS. L'usine d'Amkor en Arizona, d'une valeur de 2 milliards USD, est prévue pour ouvrir en 2027, traitant des boîtiers TSV 300 mm pour les secteurs automobile et de la défense. Les extensions d'Intel au Nouveau-Mexique et en Arizona triplent la capacité Foveros d'ici 2026, tandis que le Canada investit 240 millions CAD dans une ligne pilote d'optique co-encapsulée à Ottawa. La proximisation incite Texas Instruments et NXP à délocaliser l'assemblage fan-out au Mexique, bien que les outils TSV restent rares dans la région.

L'Europe détenait environ 18,55 % en 2025. STMicroelectronics a obtenu 2,9 milliards EUR pour développer les lignes TSV 300 mm en France. Infineon a qualifié le TSV via-milieu pour les dispositifs d'alimentation en GaN à Dresde, réduisant la résistance à l'état passant de 35 %. Fraunhofer IZM a atteint un pas de 0 µm via la liaison hybride pion lors d'essais pilotes, et le Royaume-Uni a investi 50 millions GBP dans une ligne GaN TSV pour les onduleurs de véhicules électriques à haute température. L'Amérique du Sud et le Moyen-Orient et Afrique représentent ensemble 4,35 %, bien que le Brésil et les Émirats arabes unis signalent des ajouts de capacité après 2027.