Taille et analyse de la part de marché des équipements de lithographie pour semi-conducteurs - Tendances de croissance et prévisions (2026 - 2031)

Tendances et perspectives mondiales du marché des équipements de lithographie pour semi-conducteurs

La réduction des nœuds de procédé stimule l'adoption de l'EUV

Le multi-patterning avec des scanners à immersion DUV ne satisfait plus les objectifs de coûts internes lorsque les caractéristiques de demi-pas descendent en dessous de 16 nanomètres. Intel a validé un débit de 175 à 220 plaquettes par heure en exposition unique High-NA pour son procédé 18A, éliminant les pertes de superposition liées au quadruple patterning.^{[1]Intel Corporation, "Intel finalise les tests d'acceptation de l'EUV High-NA," INTEL.COM} Samsung a sécurisé des créneaux High-NA fin 2025 pour accélérer sa feuille de route gate-all-around à 2 nanomètres. TSMC, en revanche, étend son EUV 0,33 NA avec des pellicules hybrides et des chimies de résine avancées qui préservent sa base installée. Cette adoption progressive concentre le pouvoir de fixation des prix chez ASML, dont le carnet de commandes EUV a atteint 38,8 milliards EUR à fin 2025.

La demande croissante en intelligence artificielle et en centres de données pour les puces logiques avancées

Les accélérateurs d'intelligence artificielle générative nécessitent jusqu'à 3 fois plus d'étapes de lithographie que les processeurs traditionnels, ce qui élargit les budgets d'outils des fonderies logiques. Deloitte prévoit un chiffre d'affaires des puces d'intelligence artificielle d'environ 500 milliards USD en 2026, soit la moitié des ventes totales de semi-conducteurs. TSMC prévoit de quadrupler la capacité de substrats CoWoS à 130 000 plaquettes par mois, chaque ligne nécessitant une superposition inférieure à 1 micromètre sur des panneaux de 600 × 600 millimètres. Les prestataires d'assemblage et de test de semi-conducteurs externalisés ajoutent des steppers avancés pour prendre en charge l'empilement via-silicium (TSV) pour les dispositifs HBM3E, dont les empilements à 16 couches augmentent l'intensité de la lithographie. L'interaction entre les tuiles de calcul EUV et les puces d'entrée/sortie DUV maintient une demande parallèle à travers les générations d'équipements.

Subventions gouvernementales aux usines de fabrication telles que les lois CHIPS et EU Chips Acts

La loi CHIPS et Science a alloué environ 34 milliards USD à 40 projets fin 2025, abaissant les obstacles en fonds propres pour huit usines de fabrication à la pointe de la technologie et des dizaines d'usines de la chaîne d'approvisionnement. La loi européenne sur les puces oriente 43 milliards EUR (45,9 milliards USD) vers des incitations, dont plus de 5 milliards EUR pour une coentreprise à Dresde entre TSMC, Bosch, Infineon et NXP.^{[2]Commission européenne, "Loi européenne sur les puces : la Commission approuve une aide allemande de 5 milliards EUR," EUROPA.EU} Le Japon a réservé 2,9 billions JPY (18,1 milliards USD) pour financer Rapidus et attirer des allocations High-NA. Les tranches de subventions ne sont débloquées que lorsque les jalons de construction sont atteints, alignant les livraisons d'outils sur les objectifs de contenu domestique.

Expansion de l'intégration hétérogène 3D et du conditionnement avancé

Les usines de fabrication de conditionnement avancé migrent des plaquettes de 300 millimètres vers des panneaux de 600 × 600 millimètres qui triplent l'image de puce par exposition. L'outil laser direct PLP2 d'Applied Materials structure des couches de redistribution inférieures à 1 micromètre sur des panneaux pleine taille, réduisant le temps de cycle de 25 % par rapport à l'exposition par réticule.^{[3]Applied Materials, "Applied Materials présente le PLP2 pour le conditionnement avancé," APPLIEDMATERIALS.COM} Le JetStep X500 d'Onto Innovation s'adresse aux géométries de panneaux de milieu de gamme où le coût par millimètre carré est prépondérant. La plateforme sans masque d'EV Group élimine les dépenses de photomasques pour les prototypes fan-out à rotation rapide. Cette évolution place les prestataires d'assemblage et de test de semi-conducteurs externalisés en concurrence directe avec les fonderies logiques pour le capital de lithographie.

Restrictions à l'exportation vers la Chine

Les règles néerlandaises adoptées en 2024 bloquent l'expédition sans licence des systèmes à immersion NXT:2050i et NXT:2100i d'ASML vers la Chine, réduisant la part des revenus régionaux d'ASML de 33 % en 2024 à 20 % en 2026. Le Japon a imposé des restrictions similaires sur les outils DUV de Nikon et Canon, tandis que Washington étudie des scénarios d'interdiction de services. La production à 7 nanomètres de SMIC, obtenue par multi-patterning DUV, est inférieure aux rendements de TSMC de jusqu'à 30 points de pourcentage et n'est viable que pour des niches à faible marge. Les subventions nationales orientent les commandes vers Shanghai Micro Electronics Equipment (Group) Co., Ltd., mais les lacunes dans les revêtements de lentilles et la métrologie des platines suggèrent un retard de cinq ans par rapport aux pairs occidentaux.

Coût d'investissement extrêmement élevé des scanners EUV

Les scanners High-NA sont affichés à plus de 400 millions USD l'unité, soit l'équivalent de huit outils à immersion DUV, et nécessitent des contrats de service annuels de 15 à 25 millions USD. Les usines de fabrication de semi-conducteurs de plus petite taille prolongent stratégiquement le cycle de vie de leurs nœuds à 7 nanomètres en mettant en œuvre des modifications des règles de conception, plutôt que de passer aux nœuds plus avancés à 3 nanomètres. Cette approche a effectivement imposé une limitation à la demande unitaire sur le marché. De plus, l'exigence de dépôts à effectuer 12 à 18 mois avant la livraison a considérablement accru la pression sur le fonds de roulement, en particulier en période d'incertitude macroéconomique.

*Nos prévisions considèrent les impacts des moteurs et des contraintes comme directionnels et non additifs. Les prévisions d'impact reflètent la croissance de référence, les effets de composition et les interactions entre variables.

Analyse des segments

Par type de lithographie : la double demande en EUV et DUV façonne les dépenses

Les systèmes à ultraviolets profonds ont généré 67,31 % de la part de marché des équipements de lithographie pour semi-conducteurs en 2025, reflétant la demande continue des dispositifs de puissance, analogiques et automobiles fonctionnant sur des flux à nœuds matures. Les plateformes à ultraviolets extrêmes, en particulier les outils High-NA, devraient afficher un CAGR de 10,12 % sur la période 2026-2031, les usines de fabrication à la pointe de la technologie visant un patterning à exposition unique à 2 nanomètres et en dessous. Intel a validé un débit de 0,55 NA de 175 à 220 plaquettes par heure sur son premier scanner High-NA en janvier 2026, prouvant que l'accumulation d'erreurs de superposition peut être éliminée sans multi-patterning coûteux. TSMC étend son EUV 0,33 NA avec des pellicules hybrides et la lithographie computationnelle pour préserver l'efficacité du capital jusqu'en 2027-2028, illustrant comment les feuilles de route des clients dictent le rythme du mix d'outils.

La lithographie numérique sans masque reste confinée au prototypage et au conditionnement avancé, où le LITHOSCALE XT d'EV Group atteint une résolution inférieure à 2 micromètres sur des plaquettes de 300 millimètres. Les scanners à immersion DUV coexisteront donc avec l'EUV tout au long de la période de prévision, les nœuds de 28 à 180 nanomètres représentant encore la moitié des démarrages de plaquettes mondiaux. Les fournisseurs superposent l'optique adaptative et l'analyse des services sur les bases DUV installées, convertissant les parcs existants en moteurs de revenus récurrents. Les dépenses à double trajectoire qui en résultent maintiennent la taille du marché des équipements de lithographie pour semi-conducteurs diversifiée entre les plateformes haute résolution et optimisées en termes de coûts.

Par application : l'essor du conditionnement redéfinit le mix d'outils

Le conditionnement avancé a capté 36,74 % de la taille du marché des équipements de lithographie pour semi-conducteurs en 2025, porté par l'intégration de chiplets et le traitement au niveau de la plaquette fan-out qui nécessitent une superposition inférieure à 2 micromètres sur des empilements de puces hétérogènes. Les assemblages de mémoire à haute bande passante entraînent de multiples expositions de couches de redistribution, amplifiant ainsi le nombre de cycles de stepper par substrat unitaire. Le prototypage de recherche et développement affiche la trajectoire la plus rapide avec un CAGR de 10,39 %, la ligne gallium 300 millimètres d'iwithc et la ligne à 2 nanomètres de Rapidus nécessitant des étapes d'exposition multi-configuration à 2 nanomètres. TSMC, quant à lui, quadruple sa capacité CoWoS à 130 000 plaquettes par mois, stimulant de nouvelles commandes de panneaux pour des substrats de 600 × 600 millimètres.

Les fabricants de capteurs MEMS et de LED recherchent des scanners à résolution intermédiaire qui équilibrent le prix avec une superposition modérée, soutenant les ventes DUV même si l'EUV domine la logique. Les fabricants de semi-conducteurs de puissance et composés demandent des outils tolérants aux plaquettes épaisses en GaN et SiC, ce qui a conduit Veeco à lancer le Propel300 en novembre 2025 pour les modules de puissance automobiles. À mesure que les fabricants d'outils adaptent les optiques à des substrats diversifiés, la part de marché des équipements de lithographie pour semi-conducteurs se fragmente selon des lignes de performance spécifiques aux applications. Les lignes hybrides qui associent le patterning en face avant EUV à l'exposition de conditionnement au niveau du panneau émergent comme la configuration dominante pour les accélérateurs d'intelligence artificielle et les chipsets mobiles haut de gamme.

Par utilisateur final : le leadership des fonderies face à l'accélération des prestataires d'assemblage et de test externalisés

Les fonderies pures ont représenté 46,89 % des dépenses en 2025, soutenues par le budget d'investissement de 52 à 56 milliards USD de TSMC et les premières allocations High-NA de Samsung. Les prestataires d'assemblage et de test de semi-conducteurs externalisés devraient croître à un CAGR de 9,96 % jusqu'en 2031, le rythme le plus rapide parmi les utilisateurs finaux, les architectures de chiplets redirigeant l'intensité de la lithographie vers le patterning des couches de redistribution et la fabrication d'interposeurs. La levée de fonds de 700 millions USD de SJ Semiconductor pour le conditionnement 2,5D et 3D illustre les ambitions des prestataires d'assemblage et de test externalisés à exploiter des lignes de lithographie comparables à celles des fonderies logiques. Cette poussée en aval élargit la base de clients pour les outils à grands panneaux et érode la domination historique des usines de fabrication en face avant.

Les fabricants de dispositifs intégrés se divisent désormais en deux camps : Intel et Samsung ajoutent de la capacité EUV pour regagner le leadership en matière de procédés, tandis que les spécialistes analogiques tels que Texas Instruments prolongent les nœuds à 110 nanomètres avec des règles de conception incrémentales. Les ventes en février 2026 par ACM Research de systèmes de stepper de panneaux de 310 × 310 et 600 × 600 millimètres confirment l'intérêt des prestataires d'assemblage et de test externalisés pour l'exposition en grande surface. À mesure que les fonderies, les fabricants de dispositifs intégrés et les prestataires d'assemblage et de test externalisés convergent vers des besoins de lithographie qui se recoupent, les fournisseurs d'équipements doivent personnaliser les optiques, l'automatisation et les offres de services pour un spectre opérationnel plus large, préservant ainsi la dynamique de croissance sur l'ensemble du marché des équipements de lithographie pour semi-conducteurs.

Par taille de plaquette : ancrage du format 300 mm face aux essais du format 450 mm

Le format 300 millimètres a représenté 72,67 % de la part de marché des équipements de lithographie pour semi-conducteurs en 2025, reflétant les investissements ancrés dans les usines de fabrication et la standardisation de la chaîne d'approvisionnement. La plupart des installations EUV à la pointe de la technologie et toutes les lignes de conditionnement avancé au niveau du panneau s'appuient actuellement sur la logistique des plaquettes de 300 millimètres. Les activités de prototypage à 450 millimètres devraient croître à un CAGR de 9,91 % sur la période 2026-2031, mais ces efforts restent limités aux consortiums de recherche car l'économie à haut volume n'est pas prouvée et la compatibilité EUV reste non résolue. Les fournisseurs d'outils accordent donc moins de priorité aux optiques à 450 millimètres au profit des mises à niveau logicielles et de métrologie pour les parcs existants.

Parallèlement, les substrats de panneaux de 600 × 600 millimètres dans le conditionnement avancé surpassent la mise à l'échelle au niveau de la plaquette en offrant un triple rendement de puce par exposition sans reconversion des salles blanches en face avant. Le carnet de commandes de 35 millions USD de Veeco pour des steppers de 200 millimètres en mai 2025 démontre la demande continue pour les formats de niche dans les lignes MEMS, SiC et GaN. Le marché des équipements de lithographie pour semi-conducteurs reste donc ancré aux plaquettes de 300 millimètres tout en s'étendant latéralement vers les panneaux de grande surface, soulignant que l'intégration hétérogène, et non les plaquettes plus grandes, constitue la prochaine frontière de réduction des coûts.

Analyse géographique

L'Asie-Pacifique a représenté 63,58 % des revenus de 2025, maintenant la région au centre du marché des équipements de lithographie pour semi-conducteurs. Taïwan ancre cette avance grâce aux usines EUV à haut volume de TSMC, tandis que la Corée du Sud accélère les déploiements High-NA pour réduire les écarts de rendement avec TSMC au nœud de 2 nanomètres. Le programme Rapidus du Japon, doté de 2,9 billions JPY, prévoit une production à 2 nanomètres en 2026, avec le soutien d'imec et des scanners High-NA pré-alloués. La coentreprise Tata-PSMC de 11 milliards USD en Inde cible les puces automobiles et industrielles à 28-110 nanomètres, ajoutant une demande de lithographie à nœuds matures en Asie du Sud. La Chine fait face à une réduction des entrées d'outils après les contrôles à l'exportation néerlandais, mais les subventions nationales élargissent la base installée de Shanghai Micro Electronics Equipment (Group) Co., Ltd. dans les usines de fabrication existantes.

L'Amérique du Nord devrait enregistrer la croissance régionale la plus rapide, progressant à un CAGR de 10,33 % jusqu'en 2031, les incitations de la loi CHIPS réduisant les risques pour huit usines de fabrication à la pointe de la technologie et des dizaines de projets de chaîne d'approvisionnement. Le complexe de TSMC en Arizona s'est étendu à six usines de fabrication et deux usines de conditionnement avancé, totalisant plus de 165 milliards USD de dépenses prévues. Intel a validé son premier scanner High-NA en Oregon en janvier 2026, confirmant l'accès domestique à la plateforme de patterning la plus récente. Le projet DRAM de Micron à New York et l'usine logique de Samsung au Texas ajoutent une demande d'immersion DUV aux nœuds matures et spécialisés. L'installation de Corning pour les ébauches de photomasques et l'expansion des pompes à vide d'Edwards localisent les consommables critiques, resserrant les boucles d'approvisionnement régionales pour la taille du marché des équipements de lithographie pour semi-conducteurs.

L'Europe mobilise 43 milliards EUR de financements publics et privés dans le cadre de la loi sur les puces, dont la coentreprise de 10 milliards EUR à Dresde qui démarrera une production à 28-12 nanomètres en 2027. Le plan d'Intel à Magdebourg, soutenu par 9,9 milliards EUR d'aide allemande, attend la maturité du rendement 18A avant le lancement de la construction complète. Infineon a ouvert une usine de fabrication de semi-conducteurs de puissance de 5 milliards EUR à Dresde en 2026, utilisant des scanners DUV optimisés pour les dispositifs en carbure de silicium. Le Moyen-Orient et l'Afrique, ainsi que l'Amérique du Sud, restent exploratoires, les États du Golfe évaluant des partenariats de fonderie mais sans projets à la pointe de la technologie confirmés. Les incitations régionales, la conformité aux contrôles à l'exportation et la disponibilité de la main-d'œuvre qualifiée détermineront en fin de compte la rapidité avec laquelle chaque géographie pourra convertir les subventions en demande de lithographie durable.