Taille et part du marché GPU et HPC Silicon Interposer - Tendances de croissance et prévisions (2026 - 2031)

Tendances et perspectives du marché mondial GPU et HPC Silicon Interposer

Prolifération rapide des charges de travail d'IA générative

Les modèles de pointe dépassent désormais mille milliards de paramètres et exigent une bande passante mémoire supérieure à 20 To/s, un seuil uniquement atteignable avec des interposeurs silicium grande surface. L'architecture Blackwell de NVIDIA est livrée en volume en 2026 avec huit empilements HBM3E offrant 18 To/s, forçant les empreintes de packages au-delà de 3 500 mm². Le pivot d'un déploiement centré sur l'entraînement vers un déploiement dominant l'inférence privilégie la capacité mémoire et la latence par rapport à la densité de calcul brute, comme l'illustrent le Maia 100 de Microsoft et le TPU v5p de Google, tous deux lancés en 2025. Le silicium personnalisé des hyperscalers fragmente le marché GPU et HPC Silicon Interposer, car chaque accélérateur propriétaire nécessite sa propre allocation CoWoS, maintenant la demande élevée même si la croissance unitaire des GPU se modère. Par conséquent, les fournisseurs d'interposeurs bénéficient d'une visibilité pluriannuelle, mais doivent jongler avec des conceptions personnalisées en petits lots, ce qui complique l'utilisation des lignes.^{[1]NVIDIA Corp., "NVIDIA Blackwell Platform Arrives to Power a New Era of Computing," NVIDIA Newsroom, nvidianews.nvidia.com}

Multiplication des empilements HBM par package GPU

L'intégration HBM a doublé, passant de quatre empilements en 2022 à huit en 2025, avec des feuilles de route à 12 empilements prévues pour 2028. Chaque empilement supplémentaire multiplie la densité TSV et amplifie les gradients thermiques sur des tailles de puces dépassant 2 000 mm². Le CoWoS-L de TSMC, introduit en 2024, partitionne les zones logique et mémoire pour permettre des configurations à 12 empilements sans dépasser les enveloppes thermiques de 400 W, tandis que SK Hynix a commencé les livraisons en volume de HBM3E à 12 couches en 2025. Les goulots d'étranglement côté mémoire restent aigus, trois fournisseurs contrôlant encore 95 % de la capacité HBM, créant des effets de répercussion qui se propagent dans la planification des tranches d'interposeurs.

Transition vers des architectures GPU à base de chiplets

La désagrégation des puces monolithiques réduit les coûts et améliore le rendement, une stratégie pionnière du MI300 d'AMD en 2024, qui a mélangé des chiplets de calcul en 5 nm avec des puces d'E/S en 6 nm sur un interposeur partagé et réduit les coûts de fabrication jusqu'à 40 %. Le Ponte Vecchio d'Intel à 47 tuiles a montré que l'approche est évolutive, mais la décision d'Intel de reporter Falcon Shores au profit de Jaguar Shores à l'échelle du rack souligne les limites pratiques des packages. Les schémas à chiplets nécessitent des interposeurs prenant en charge des liaisons puce à puce multitérabits avec une latence inférieure à la nanoseconde, accélérant l'adoption de standards ouverts tels que UCIe 2.0. La flexibilité a un coût de planification : les fonderies doivent réserver plusieurs tailles de puces, ce qui met à rude épreuve la capacité des photomasques et ralentit l'économie de montée en cadence.

Adoption généralisée des packages 2,5D dans les ASIC de réseaux

La migration vers l'Ethernet 800 G et 1,6 T a engendré des ASIC de réseaux intégrant une douzaine d'empilements HBM à côté de la logique de commutation. Le Tomahawk 6 de Broadcom, livré en 2026, consolide 102,4 Tb/s de commutation sur un interposeur de plus de 6 000 mm², réduisant la puissance par bit d'un ordre de grandeur par rapport aux substrats organiques. Le Teralynx 11 de Marvell utilise des nœuds de processus en 2 nm et des E/S bidirectionnelles 3D à 6,4 Gb/s, ciblant des structures non bloquantes pour les méga-clusters GPU. Étant donné que les cycles de renouvellement des réseaux s'étendent sur trois à cinq ans indépendamment des booms de l'IA, la demande d'interposeurs dans ce segment apporte une stabilité bienvenue aux maisons d'assemblage et de test de semi-conducteurs externalisés (OSAT).

Capacité de fonderie limitée pour les interposeurs ≥ 65 K mm²

Seuls trois fournisseurs, TSMC, Samsung et Intel, peuvent actuellement traiter des interposeurs dépassant des tailles de réticule de 65 000 mm². TSMC domine avec environ 70 % de la capacité de fabrication CoWoS installée, mais même après une montée en cadence à 150 000 démarrages de tranches par mois d'ici fin 2026, NVIDIA seule absorbera plus de la moitié de cette production. La lithographie multi-exposition ralentit chaque outil à à peine 40 tranches par jour, et les graveurs TSV font face à des délais de livraison de 18 mois. L'externalisation de l'assemblage final à ASE Technology et Amkor Technology améliore le débit mais introduit un risque de rendement aux points de transfert, prolongeant la pénurie jusqu'en 2027 au moins.

Coûts élevés des substrats build-up compensant les économies liées aux interposeurs

Les pénuries de fibre de verre et le passage à des matériaux à très faibles pertes pour la signalisation à 112 Gb/s ont fait augmenter les prix des substrats CI avancés de 30 à 40 % depuis 2024. Les leaders Unimicron Technology et Ibiden ont augmenté leurs prix à deux reprises en 2025 et ont signalé de nouvelles hausses pour 2026. En conséquence, un package CoWoS complet coûte désormais entre 800 et 1 200 USD, contre 400 à 600 USD il y a deux ans, érodant les économies attendues de la désagrégation des puces. Les accélérateurs d'entreprise au prix de 10 000 à 15 000 USD trouvent une telle inflation des matériaux plus difficile à absorber que les produits hyperscale vendus au-dessus de 30 000 USD, comprimant les marges des OSAT et encourageant l'exploration d'alternatives fan-out sans substrat.

*Nos prévisions considèrent les impacts des moteurs et des contraintes comme directionnels et non additifs. Les prévisions d'impact reflètent la croissance de référence, les effets de composition et les interactions entre variables.

Analyse des segments

Par type d'interposeur : les variantes passives dominent, les conceptions actives gagnent du terrain

Les interposeurs silicium passifs ont représenté 82 % du marché GPU et HPC Silicon Interposer en 2025, reflétant un contrôle de processus mature, des rendements TSV élevés et un avantage de coût clair pour les packages axés sur le routage de signaux et l'intégration HBM. Le marché GPU et HPC Silicon Interposer pour les conceptions passives s'élevait à 1,90 milliard USD en 2025 et continue de se développer à mesure que les clusters hyperscale adoptent des empreintes toujours plus grandes. Pourtant, les limites thermiques et de distribution d'énergie des couches purement passives incitent les concepteurs à intégrer des régulateurs localisés, des retimers et des circuits de surveillance directement sur le plan de l'interposeur.

Les variantes actives enregistrent donc un CAGR soutenu de 26,98 % jusqu'en 2031, partant d'une base modeste de 0,42 milliard USD en 2025. L'EMIB d'Intel montre comment des ponts silicium localisés peuvent réduire les coûts des matériaux jusqu'à 50 % pour les configurations à petites puces, tandis que le SoIC de TSMC assemble des blocs logiques empilés à des pas inférieurs à 1 µm. À mesure que le nombre de mémoires augmente, les réseaux de distribution d'énergie actifs réduisent la chute de tension, permettant des fréquences d'horloge plus élevées et des gains d'efficacité qui l'emportent sur leur complexité de conception. Les analystes s'attendent à ce que les solutions actives s'emparent de 25 à 30 % de la part du marché GPU et HPC Silicon Interposer d'ici 2031.

Par application : les accélérateurs IA en tête, les ASIC de réseaux émergent

Les accélérateurs IA et apprentissage automatique ont représenté 48 % des revenus en 2025, soit une taille du marché GPU et HPC Silicon Interposer de 1,11 milliard USD. Leur CAGR de 27,38 % reflète le pivot vers des moteurs d'inférence centrés sur la mémoire tels que NVIDIA Rubin, qui intègre 288 Go de HBM4 et nécessite plus de 4 000 mm² de surface d'interposeur. Le HPC scientifique reste le deuxième acheteur en importance, alimenté par des acquisitions exascale aux États-Unis, au Japon et en Europe, mais sa courbe de croissance est plus régulière car les cycles d'achat dépendent de budgets gouvernementaux pluriannuels.

Les ASIC de réseaux constituent le point lumineux émergent. Bien qu'ils représentent aujourd'hui une dépense absolue plus faible, le silicium de commutation pour l'Ethernet 800 G et 1,6 T nécessite une efficacité énergétique 10 fois supérieure à celle des plateformes de 2023, et seuls les interposeurs silicium 2,5D répondent aux objectifs d'impédance et de densité.^{[2]TSMC, "TSMC 2.5-D and 3-D IC Technologies," tsmc.com} En conséquence, les projets de réseaux contribuent à une part disproportionnée de la charge incrémentale de tranches chez les OSAT, offrant une diversification contre les fluctuations de la demande de GPU. Sur la période de prévision, les analystes s'attendent à ce que les ASIC de réseaux réduisent l'écart à mesure que les opérateurs hyperscale renouvellent leurs couches de structure tous les 3 à 5 ans.

Par utilisateur final : les hyperscalers dominent, les entreprises accélèrent

Les fournisseurs de services cloud ont représenté 72 % du volume en 2025, grâce aux investissements plurimilliardaires en IA de Microsoft, Google, Meta et Amazon. Leur engagement agrégé de 315 milliards USD pour les exercices 2025-2026 sous-tend des contrats à long terme qui verrouillent le temps de ligne d'interposeur bien avant le tape-out. Néanmoins, les centres de données d'entreprise connaissent la croissance la plus rapide, progressant à un CAGR de 27,43 % alors que les banques, les groupes de santé et les entreprises industrielles construisent des piles LLM souveraines pour se conformer aux mandats de confidentialité.

Cette bifurcation oblige les fournisseurs d'encapsulation à jongler avec deux enveloppes de conception divergentes. Les modules hyperscale ciblent des racks refroidis par liquide de 1 000 GPU dépassant 700 W par appareil, tandis que les entreprises plafonnent les cartes refroidies par air en dessous de 400 W et surveillent de près les coûts des nomenclatures. Par conséquent, les OSAT doivent amortir leurs lignes CoWoS de plusieurs milliards de dollars sur des séries d'entreprise à volume plus élevé et à marge plus faible, tout en préservant des voies premium pour les hyperscalers.

Note: Les parts de segments de tous les segments individuels sont disponibles à l'achat du rapport

Analyse géographique

L'Asie-Pacifique a maintenu une part dominante de 65 % du marché GPU et HPC Silicon Interposer en 2025, ancrée par les hubs CoWoS de TSMC à Zhunan et Longtan et les lignes I-Cube de Samsung à Hwaseong et Pyeongtaek. Taïwan représente à elle seule environ la moitié de la production mondiale d'interposeurs, et les fonderies taïwanaises et sud-coréennes bénéficient du regroupement étroit des fournisseurs de substrats, de masques et de produits chimiques. Les OSAT chinois tels que JCET Group possèdent des outils fan-out avancés mais font face à des contrôles à l'exportation américains qui interdisent l'accès aux outils TSV de pointe, limitant les packages domestiques à des conceptions héritées qui ne peuvent pas accueillir le HBM4.

L'Amérique du Nord est le marché régional à la croissance la plus rapide, avec un CAGR projeté de 27,58 % jusqu'en 2031. Les incitations du CHIPS Act totalisant 39 milliards USD ont accéléré la construction de nouvelles fonderies et usines d'encapsulation. La subvention de 8,5 milliards USD d'Intel plus un prêt de 11 milliards USD soutient les sites d'Arizona et d'Ohio qui produiront des assemblages EMIB et Foveros, tandis que la fonderie TSMC en Arizona, soutenue par 6,6 milliards USD de financement fédéral, ajoute de la capacité CoWoS en 2027.^{[3]Département du Commerce des États-Unis, "L'administration Biden-Harris annonce des conditions préliminaires avec TSMC Arizona," commerce.gov} Amkor Technology investit 7 milliards USD dans un campus en Arizona visant une production en 2027, mais la base de coûts de l'Amérique du Nord reste 30 à 40 % supérieure à celle de l'Asie-Pacifique, limitant l'adoption parmi les entreprises sensibles aux coûts.

L'Europe capte une tranche de quelques points de pourcentage, contrainte par une capacité de fonderie insuffisante et une expertise minimale en encapsulation au-delà des substrats haut de gamme. Le Chips Act européen oriente 43 milliards EUR (environ 46,4 milliards USD) vers des fonderies logiques plutôt que vers des lignes d'assemblage 2,5D, laissant la région dépendante des importations pour les dispositifs centrés sur le HBM. L'Amérique du Sud, le Moyen-Orient et l'Afrique représentent ensemble moins de 2 % de la demande, mais la montée en puissance des programmes d'IA souverains pourrait stimuler des constructions régionales de centres de données qui, à leur tour, attireront une encapsulation localisée dans la seconde moitié de la décennie.