Taille et Part du Marché des Vias Traversant le Silicium (TSV) pour GPU et Accélérateurs IA - Tendances de Croissance et Prévisions (2026 - 2031)

Tendances et Perspectives du Marché Mondial des Vias Traversant le Silicium (TSV) pour GPU et Accélérateurs IA

Adoption Généralisée de HBM3 et Au-Delà dans les GPU d'IA

HBM3E et HBM4 font monter les objectifs de densité TSV au-delà de 100 000 vias par boîtier, ce qui redéfinit les structures de coûts d'encapsulation et les fenêtres de procédés. SK hynix a validé des échantillons HBM4 à 12 couches dépassant une bande passante de 2 Tbit/s et prévoit une production en masse fin 2025. Le GPU Rubin de NVIDIA, dévoilé en 2026, intègre 288 Go de HBM4 et repose sur des piles à 16 couches qui respectent toujours les limites de hauteur z des serveurs existants, car Samsung a démontré un boîtier 3D-TSV à 12 couches maintenant le profil de 720 µm des HBM2 à 8 couches hérités. Les fournisseurs de mémoire externalisent désormais la logique de la puce de base vers des fonderies logiques de pointe, augmentant les tolérances d'alignement TSV et les exigences de collage cuivre-cuivre. Ces évolutions font rapidement croître le marché des Vias Traversant le Silicium pour GPU et accélérateurs IA, alors que les fournisseurs s'efforcent de livrer des vias fiables à fort rapport d'aspect.

Croissance des Conceptions de GPU à Base de Chiplets Nécessitant des Interposeurs Avancés

La désagrégation des GPU monolithiques en chiplets améliore le rendement des puces et accélère les mises à jour des produits. Le MI300A d'AMD combine des tuiles de calcul en 5 nm, des tuiles d'E/S en 6 nm et de la HBM3 sur un seul interposeur CoWoS-S et offre plus de 5 To/s de bande passante mémoire. Intel a poussé le pas de collage hybride en dessous de 10 µm avec Foveros Direct, permettant des régulateurs de tension et des couches logiques empilés verticalement. La norme Universal Chiplet Interconnect Express, co-dirigée par Samsung, a publié un PHY ouvert de puce à puce en 2024, rendant l'accès aux interposeurs moins propriétaire. Ces avancées élargissent la demande de grands interposeurs en silicium, stimulant le marché des Vias Traversant le Silicium pour GPU et accélérateurs IA.

Augmentation des Investissements en Capital dans les Installations d'Encapsulation 2,5D et 3D

Les fonderies et les OSAT ont réservé plus de 20 milliards USD pour l'encapsulation avancée entre 2024 et 2026. TSMC s'est engagé dans un plan d'expansion aux États-Unis de 165 milliards USD qui réserve des capacités pour les lignes CoWoS en Arizona. Amkor construit une installation de 7 milliards USD à Peoria pour fournir des services 2,5D et 3D clés en main. Samsung et Tokyo Electron ont également augmenté leurs dépenses d'investissement pour le collage hybride et les équipements de collage. L'afflux de capitaux assure une croissance à long terme du marché des Vias Traversant le Silicium pour GPU et accélérateurs IA.

Incitations Gouvernementales pour les Chaînes d'Approvisionnement Nationales en Semi-conducteurs

Le financement public catalyse les constructions d'installations d'encapsulation hors d'Asie. La loi américaine CHIPS and Science Act a réservé 39 milliards USD en subventions, incluant un programme dédié à l'encapsulation avancée.^{[1]Département du Commerce des États-Unis, "CHIPS for America," CHIPS.GOV} Intel a obtenu 8,5 milliards USD pour étendre ses usines de l'Ohio et de l'Arizona avec des lignes d'encapsulation 3D. La loi européenne sur les puces (EU Chips Act) a mis de côté 43 milliards EUR (48,6 milliards USD) pour des objectifs similaires. Ces incitations soutiennent les pôles régionaux, diversifiant l'empreinte du marché des Vias Traversant le Silicium pour GPU et accélérateurs IA.

Défis de Rendement dans la Fabrication de TSV à Haute Densité

Les rapports d'aspect des TSV dépassent désormais 10:1 avec des diamètres inférieurs à 5 µm, sollicitant les étapes de gravure, de remplissage et de révélation. Des recherches de l'IEEE ont montré que les contraintes induites par les TSV décalent les seuils des transistors, forçant l'utilisation de zones d'exclusion qui réduisent la surface en silicium.^{[2]IEEE, "Effets des Contraintes Induites par les TSV," IEEE.ORG} La détection de vides en ligne de Chipmetrics a identifié des défaillances latentes causées par des vides de cuivre après des cycles thermiques. Applied Materials a lancé un module de révélation TSV plasma-humide qui élimine les résidus diélectriques sans endommager le cuivre afin d'améliorer les rendements à court terme. Tant que ces correctifs ne seront pas matures, la production de dispositifs du marché des Vias Traversant le Silicium pour GPU et accélérateurs IA restera limitée par la densité de défauts.

Limitations de la Gestion Thermique dans les Modules GPU Empilés

L'intégration de puces logiques de plus de 500 W avec de la HBM à 12 couches génère des flux de chaleur dépassant 200 W/cm². La modélisation d'Imec a identifié une différence de température de 15 à 20 °C entre les couches DRAM supérieure et inférieure, entraînant une limitation de la mémoire. Les projections indiquent que la puissance par socket pourrait atteindre 1 000 W d'ici 2027, exerçant une pression significative sur les systèmes de refroidissement à air et à liquide monophasé existants. Bien que les avancées matérielles telles que le moulage MR-MUF de SK hynix contribuent à réduire le gauchissement, elles ne parviennent pas à résoudre les voies thermiques verticales. Les limitations de refroidissement restreignent les améliorations de la fréquence de fonctionnement, contraignant le marché des Vias Traversant le Silicium pour GPU et accélérateurs IA jusqu'à ce que les plaques froides intégrées dans les boîtiers et les solutions de refroidissement diphasique deviennent viables.

*Nos prévisions considèrent les impacts des moteurs et des contraintes comme directionnels et non additifs. Les prévisions d'impact reflètent la croissance de référence, les effets de composition et les interactions entre variables.

Analyse des Segments

Par Architecture : Les Interposeurs Dominent Tandis que le Collage Hybride se Développe

Le segment des interposeurs 2,5D à base de TSV détenait 68 % de la part de marché des Vias Traversant le Silicium pour GPU et accélérateurs IA en 2025, porté par des règles de conception matures et des écosystèmes de substrats établis. Le CoWoS-S de TSMC prend en charge des interposeurs approchant 2 700 mm², accueillant plusieurs chiplets GPU et huit cubes HBM ou plus sur un seul substrat. L'I-CubeE de Samsung mélange des ponts en silicium avec des couches de redistribution fan-out pour réduire le coût des interposeurs de grande surface. Ces voies éprouvées garantissent une grande vélocité de tape-out et un rendement prévisible, soutenant l'échelle du segment dans le marché des Vias Traversant le Silicium pour GPU et accélérateurs IA durant les premières années de prévision. 

L'empilement de puces 3D, bien que représentant seulement 32 % de la valeur 2025, croît à un CAGR de 23,56 % grâce au collage hybride en cuivre qui permet un pas vertical inférieur à 4 µm. Foveros Direct d'Intel et X-Cube de Samsung ciblent des joints cuivre-cuivre à pas fin qui réduisent les parasites des vias et raccourcissent les chemins inter-logiques. Le SoIC de TSMC promet un pas inférieur à 1 µm, utile pour les empilements SRAM-sur-logique dans les futurs GPU. À mesure que les rendements des équipements s'améliorent, la voie 3D devrait capter une part de marché incrémentale des Vias Traversant le Silicium pour le marché des GPU et accélérateurs IA, liée aux structures mémoire à ultra-haute bande passante.

Par Application : HBM en Tête, les GPU à Base de Chiplets s'Accélèrent

Les piles HBM représentaient 58 % des dépenses totales en 2025, portées par l'adoption généralisée de la mémoire à haute bande passante dans les accélérateurs IA haut de gamme. Chacun de ces accélérateurs intègre au moins six cubes HBM3E, soulignant le rôle critique de la technologie HBM dans l'avancement des performances de l'IA. La montée en cadence du HBM3E à 8 Gb/s/broche de Micron a été déterminante pour soutenir les lancements du NVIDIA H200 et de l'AMD MI300X, deux des accélérateurs IA les plus importants du marché.^{[3]Micron, "HBM3E," MICRON.COM} De plus, les avancées en densité TSV (Via Traversant le Silicium) ont permis à Samsung de livrer des boîtiers à 12 couches tout en maintenant la hauteur héritée de 720 µm. Cette innovation garantit que les concepteurs de systèmes peuvent continuer à opérer dans les enveloppes thermiques existantes, évitant ainsi la nécessité de reconceptions significatives.

Les architectures GPU à base de chiplets, bien que ne contribuant qu'à 17 % des revenus en 2025, devraient croître à un CAGR impressionnant de 23,78 % jusqu'en 2031. Le MI300A d'AMD est un exemple de mise à l'échelle rentable grâce aux tuiles de calcul, illustrant le potentiel de la technologie chiplet pour optimiser les performances et les coûts. De même, le Ponte Vecchio d'Intel, qui intègre plus de 40 tuiles, démontre le degré extrême de désagrégation permis par les conceptions à base de chiplets. L'adoption de puces plus petites améliore non seulement le rendement, mais offre également une plus grande flexibilité dans le mélange des nœuds de procédés. Ces avantages stimulent l'adoption par les clients, élargissant considérablement la taille du marché de la technologie des Vias Traversant le Silicium dans les GPU et accélérateurs IA, en particulier dans les applications impliquant des GPU à base de chiplets.

Note: Les parts de segments de tous les segments individuels sont disponibles à l'achat du rapport

Analyse Géographique

L'Asie-Pacifique a dominé le marché des Vias Traversant le Silicium pour GPU et accélérateurs IA en 2025 avec une part de revenus de 62 %, portée par la fabrication en grappes, l'encapsulation avancée et la production HBM de TSMC, Samsung et SK Hynix à Taïwan et en Corée du Sud. Le centre de R&D de TSMC à Kumamoto au Japon regroupe les partenaires en substrats et matériaux, resserrant les cycles d'approvisionnement pour les mises à jour de la feuille de route CoWoS. Tokyo Electron a porté ses dépenses de R&D 2025 à 250,0 milliards JPY (1,61 milliard USD) pour accélérer la mise sur le marché des équipements de collage et renforcer l'écosystème régional. Les vents contraires liés aux contrôles à l'exportation limitent la capacité de la Chine à sécuriser la lithographie avancée, contraignant la capacité TSV nationale et limitant sa part locale du marché des Vias Traversant le Silicium pour GPU et accélérateurs IA.

Le CAGR prévisionnel de 24,15 % pour l'Amérique du Nord est porté par la demande des hyperscalers et les subventions gouvernementales. Le campus multi-usines de TSMC en Arizona réserve des lignes CoWoS pour les clients GPU américains, tandis que l'usine d'Amkor à Peoria apporte une alternative OSAT sur le territoire national. Les expansions d'Intel en Ohio et en Arizona, soutenues par la loi CHIPS, promettent des volumes d'encapsulation 3D captifs et marchands. Les investissements croissants dans l'infrastructure des centres de données américains, avec les accélérateurs IA émergeant comme la catégorie de dépenses à la croissance la plus rapide, amplifient davantage la demande intérieure.

L'Europe capture une part modeste mais croissante grâce au fonds de la loi européenne sur les puces de 43 milliards EUR (environ 46,44 milliards USD), qui finance des lignes pilotes pour le collage au niveau de la plaquette et les interposeurs RDL.^{[4]Commission Européenne, "Loi Européenne sur les Puces," EUROPA.EU} STMicroelectronics, GlobalFoundries et IMEC collaborent sur des lignes de test d'intégration hétérogène, mais l'absence d'une offre locale de HBM continue de pousser les concepteurs européens de GPU vers les fournisseurs de mémoire asiatiques. L'Amérique du Sud, le Moyen-Orient et l'Afrique restent marginaux, n'hébergeant que des opérations back-end héritées sans capacité TSV.