Taille et Part du Marché CXL PCIe 6.0 PHY IP - Tendances de Croissance et Prévisions (2026 - 2031)

Tendances et Perspectives du Marché Mondial CXL PCIe 6.0 PHY IP

Demande Rapide en Accélérateurs d'Intelligence Artificielle et en Mémoire Cohérente Hyperscale

Les programmes SoC d'accélérateurs d'intelligence artificielle sont devenus le principal déclencheur d'achat pour le marché CXL PCIe 6.0 PHY IP, et ils ont désormais plus de poids qu'un cycle normal de renouvellement de serveurs. Les opérateurs hyperscale ont besoin de performances de voie à 64 GT/s car les clusters d'intelligence artificielle plus importants exercent une pression bien plus forte sur le mouvement mémoire, la cohérence de cache et la bande passante à l'échelle du rack que les charges de travail cloud antérieures. CXL 3.0 a renforcé cet argument en étendant le comportement de mémoire cohérente sur la couche physique PCIe 6.0, ce qui a rendu le PHY partagé plus important dans les nouvelles conceptions d'accélérateurs. Des recherches publiées en 2025 ont également montré que la DRAM attachée via CXL avec des canaux en duplex intégral offrait une bande passante supérieure de 55 à 61 % à des ratios équilibrés de lecture et d'écriture par rapport aux configurations DDR5 plates, ce qui a donné aux architectes système une raison de performance plus directe pour spécifier des interfaces compatibles CXL.^{[1]"CXLAimPod, CXL Memory Is All You Need in AI Era," arXiv, arxiv.org} Le marché CXL PCIe 6.0 PHY IP en bénéficie car chaque accélérateur, commutateur ou contrôleur mémoire construit autour de cette architecture nécessite toujours une interface physique haute vitesse sous licence. À mesure que la conception des systèmes d'intelligence artificielle passe d'une simple mise à l'échelle du calcul à une mise à l'échelle tenant compte de la mémoire, le marché CXL PCIe 6.0 PHY IP constate une demande plus forte de la part des programmes qui souhaitent à la fois la bande passante et la cohérence dans une seule décision d'IP.

Convergence de PCIe 6.0 et CXL dans les SoC de Nouvelle Génération

La convergence de PCIe 6.0 et CXL 3.x a transformé deux voies d'approvisionnement antérieures en une seule, ce qui a rendu le marché CXL PCIe 6.0 PHY IP plus précieux au niveau de la couche PHY. Les concepteurs qui prennent en charge les deux normes dans un seul SoC peuvent désormais réduire la duplication en surface et en puissance, ce qui rend un bloc PHY combiné plus attractif que des implémentations séparées. Cadence a renforcé cette direction en juin 2025 en étendant sa relation avec Samsung Foundry pour inclure l'IP PHY et contrôleur PCIe 6.0 et CXL 3.2 sur les nœuds Samsung avancés.^{[2]Cadence Design Systems, "Cadence and Samsung Foundry Expand Multi-Year IP Agreement to Advance AI," Cadence Design Systems, cadence.com} Alphawave Semi a également démontré la demande commerciale pour les entrées/sorties convergées en réalisant le tapeout d'un chiplet de connectivité multi-protocole prenant en charge PCIe 6.0, CXL 3.1 et Ethernet 800G en modes mixtes. Synopsys a ensuite démontré l'interopérabilité PCIe 6.x avec le commutateur PEX90000 de Broadcom à 64 GT/s en juin 2025, ce qui a montré que la pile de conformité et d'interopérabilité environnante devenait plus pratique pour de véritables gains de conception. Le marché CXL PCIe 6.0 PHY IP est donc poussé non seulement par la demande de protocoles, mais aussi par une préférence de conception plus large pour des interfaces physiques unifiées qui réduisent le risque d'intégration.

Passage à l'Externalisation d'IP PAM4 et SerDes Avancé

Le passage de NRZ à PAM4 à 64 GT/s a modifié l'équation de conception interne pour le marché CXL PCIe 6.0 PHY IP car la charge analogique et DSP a fortement augmenté. PCIe 6.0 a introduit de nouvelles exigences de qualité du signal telles que SNDR et RLM, ce qui a poussé les développeurs vers des approches de réception et d'égalisation plus avancées que les générations précédentes n'en avaient besoin. Développer cette capacité en interne nécessite désormais une ingénierie analogique spécialisée, davantage d'outils de validation et des cycles d'apprentissage de tapeout supplémentaires, que de nombreuses équipes de puces ne souhaitent pas absorber sur des programmes de première génération. Le lancement en septembre 2025 par Credo d'une IP SerDes PAM4 224G sur TSMC N3 a mis en évidence la rapidité avec laquelle les fournisseurs spécialisés en SerDes progressent pour répondre aux exigences des nœuds avancés pour les clients hyperscale et d'intelligence artificielle.^{[3]Credo Technology Group, "Credo's Toucan PCIe Retimer Achieves PCI-SIG Compliance," Credo Technology Group, credosemi.com} Le marché CXL PCIe 6.0 PHY IP constate également une demande d'externalisation plus forte car les fournisseurs peuvent conditionner des IP éprouvées avec une caractérisation et un support de sous-système, ce qui raccourcit le travail de validation interne. En conséquence, le marché CXL PCIe 6.0 PHY IP passe d'une décision purement axée sur la performance à une décision de transfert de risque pour les équipes qui ont besoin d'une exécution éprouvée à 64 GT/s.

Besoin de Désagrégation Mémoire à Faible Latence dans les Centres de Données

La poussée vers la mémoire désagrégée élargit la base adressable du marché CXL PCIe 6.0 PHY IP au-delà des seuls SoC d'accélérateurs. Les clusters d'inférence d'intelligence artificielle et les charges de travail cloud à forte intensité mémoire nécessitent des pools DRAM bien plus importants que les canaux mémoire CPU locaux ne peuvent fournir, et l'expansion mémoire basée sur CXL devient un moyen plus pratique de répondre à ce besoin. Des recherches IEEE publiées en 2026 ont montré que la mémoire désagrégée basée sur CXL peut prendre en charge l'orchestration de bases de données cloud natives avec des performances d'accès mémoire quasi locales, ce qui renforce l'argument en faveur d'un déploiement au-delà des tests en laboratoire. Un webinaire du CXL Consortium en 2025 a également cité jusqu'à 19 % de performances supplémentaires avec la DRAM connectée via CXL dans les charges de travail de recherche de bases de données vectorielles, ce qui a lié l'expansion mémoire plus directement aux cas d'utilisation de service d'intelligence artificielle. Le marché CXL PCIe 6.0 PHY IP en bénéficie car les contrôleurs d'expansion mémoire, les retimers et les commutateurs de fabric dépendent tous du même bloc PHY haute vitesse. Cela élargit le pool de licences et donne au marché CXL PCIe 6.0 PHY IP une autre voie de croissance même lorsque les cycles de conception des accélérateurs ralentissent temporairement.

Coût Élevé de Validation pour la Conformité PHY PAM4 PCIe 6.0

La validation reste l'un des freins les plus évidents sur le marché CXL PCIe 6.0 PHY IP car les tests PAM4 à 64 GT/s nécessitent des outils plus coûteux et plus de temps d'ingénierie que les générations PCIe antérieures. La conformité PCIe 6.0 requiert des méthodes de mesure différentes et des modèles spécifiques au protocole, ce qui ajoute de la complexité pour la validation de l'émetteur, de la gigue et de l'œil sous contrainte. Synopsys a répondu avec un système Gold PCIe 6.x officiel pour les tests de conformité pré-FYI, mais la valeur de cet environnement est la plus élevée pour les clients travaillant déjà avec des écosystèmes d'IP de premier rang. Les équipes de conception plus petites peuvent avoir du mal à justifier le coût des outils, le temps de laboratoire et le travail de caractérisation répété qui accompagnent un premier tapeout PAM4. Le marché CXL PCIe 6.0 PHY IP reste donc orienté vers les grands programmes hyperscale et liés à l'intelligence artificielle qui peuvent absorber cette charge plus facilement. Jusqu'à ce que la disponibilité des hôtes et la maturité des tests s'améliorent, le coût de validation continuera de ralentir l'expansion vers les groupes de clients de second rang.

Gains de Conception Limités en Dehors des Programmes Hyperscale et d'Intelligence Artificielle de Premier Rang

Le marché CXL PCIe 6.0 PHY IP repose encore fortement sur une première vague étroite d'opérateurs cloud hyperscale et de développeurs d'accélérateurs d'intelligence artificielle pour les volumes initiaux. De nombreux programmes de serveurs d'entreprise, de télécommunications et de mise en réseau grand public traversent encore des cycles PCIe 5.0, ce qui signifie que leur adoption de PCIe 6.0 arrivera plus tard. Ce délai est important car le marché CXL PCIe 6.0 PHY IP a besoin d'une plus grande diversité de gains de conception pour réduire la dépendance à quelques grands clients et quelques tapeouts à haute valeur. La contrainte est renforcée par le stade précoce des modules mémoire CXL commerciaux et la petite base installée de plateformes hôtes compatibles PCIe 6.0, ce qui limite la demande en aval des fabricants de dispositifs et de sous-systèmes. Les fournisseurs construisent encore autour de ce décalage temporel, et de nombreux acheteurs du marché intermédiaire semblent plus concentrés sur la préparation et la preuve de l'écosystème que sur le fait d'être des adopteurs précoces. Le marché CXL PCIe 6.0 PHY IP devrait rester concentré dans les grands programmes d'intelligence artificielle et de cloud de premier rang jusqu'à ce que cette transition de plateforme plus large devienne plus visible.

*Nos prévisions considèrent les impacts des moteurs et des contraintes comme directionnels et non additifs. Les prévisions d'impact reflètent la croissance de référence, les effets de composition et les interactions entre variables.

Analyse des Segments

Par Offre : L'IP Autonome Mène Tandis que les Sous-Systèmes Intégrés Gagnent du Terrain

L'IP PHY PCIe 6.0 et CXL 3.x autonome détenait 44,13 % des revenus en 2025, ce qui en faisait l'offre dominante sur le marché CXL PCIe 6.0 PHY IP. Cette position reflète la préférence des équipes SoC avancées pour les blocs PHY modulaires pouvant se connecter à leurs propres contrôleurs ou à une logique tierce sélectionnée. De nombreux grands programmes de puces souhaitent encore la liberté au niveau de la couche contrôleur car cela leur donne plus de contrôle sur l'architecture système, la sécurité, le réglage des charges de travail et la migration vers une fonderie. Le modèle autonome s'adapte également bien aux stratégies de conception des hyperscalers qui évitent la dépendance excessive à une seule pile de sous-systèmes. Sur le marché CXL PCIe 6.0 PHY IP, cela maintient une demande élevée pour les cœurs sous licence soutenus par des données de caractérisation, un support de conformité et une expérience de portage de processus. La vérification, la conformité et les éléments de caractérisation sont également devenus plus importants dans la catégorie autonome car la validation PAM4 peut allonger matériellement le délai de déploiement. Synopsys a mis en évidence ce besoin avec son approche du système Gold PCIe 6.x, qui a donné aux clients une voie de conformité plus précoce avant la large disponibilité commerciale des hôtes. Ce type d'éléments augmente la valeur d'une licence autonome car il réduit l'incertitude au-delà du bloc de circuit lui-même. Cela aide également à expliquer pourquoi les fournisseurs PHY premium peuvent défendre leurs prix même lorsque la licence modulaire semble plus simple sur le papier. En pratique, l'offre autonome de premier plan n'est plus seulement une macro PHY, mais un point d'entrée géré par les risques dans l'exécution de produits haute vitesse.

L'IP de sous-système PHY intégré devrait croître à un CAGR de 29,89 % jusqu'en 2031, ce qui en fait l'offre à la croissance la plus rapide sur le marché CXL PCIe 6.0 PHY IP. Ce changement reflète un profil d'acheteur différent, en particulier les équipes gérant des programmes PCIe 6.0 ou CXL de première génération avec une expertise PAM4 interne limitée. Un contrôleur et un PHY groupés raccourcissent les cycles d'intégration, réduisent le chevauchement de débogage entre les fournisseurs et transfèrent plus de responsabilité système au donneur de licence IP. Ce modèle est de plus en plus attractif pour les ASIC de contrôleur mémoire CXL, les retimers et les programmes DPU où le risque de calendrier d'une pile fragmentée est élevé. L'expansion continue par Cadence du support PHY et contrôleur PCIe 6.0 et CXL spécifique au processus pour Samsung Foundry montre comment les offres intégrées deviennent plus adaptées à des voies de fabrication spécifiques. Dans le secteur CXL PCIe 6.0 PHY IP, cela fait du portage, de l'intégration et des services de personnalisation une couche de revenus plus forte plutôt qu'un complément secondaire. Les équipes de conception voient également de la valeur dans la réception d'un seul package de qualification coordonné plutôt que dans la construction de preuves auprès de fournisseurs PHY et contrôleur séparés. À mesure que les transitions de nœuds s'accélèrent de 5 nm vers 3 nm et en dessous, ce modèle de sous-système devrait continuer à gagner en pertinence auprès des acheteurs qui valorisent la rapidité et le contrôle des risques plutôt que la flexibilité architecturale maximale. Le résultat est un marché CXL PCIe 6.0 PHY IP où les revenus actuels les plus importants se trouvent avec les cœurs modulaires, mais où l'expansion future la plus rapide provient de solutions étroitement groupées. Cet équilibre est susceptible de définir la stratégie d'emballage des fournisseurs tout au long de la période de prévision.

Par Capacité de Protocole : Le Support Double Mode Maintient la Tête Tandis que la Réutilisation Multi-Protocole s'Étend

L'IP PHY PCIe 6.0 avec prise en charge CXL 3.0 et CXL 3.1 représentait 48,86 % des revenus en 2025, la plus grande part de capacité de protocole sur le marché CXL PCIe 6.0 PHY IP. Ce résultat est lié au fait que la plupart des SoC avancés pour centres de données nécessitent désormais à la fois une connectivité PCIe standard et un comportement de mémoire CXL cohérente depuis la même interface. Une implémentation PCIe uniquement n'est plus suffisante pour de nombreuses conceptions de serveurs, d'accélérateurs et de fabric qui nécessitent des fonctionnalités de mutualisation mémoire ou de cohérence. La spécification CXL 3.0 elle-même rend ce lien structurel car le protocole se trouve au-dessus de l'interface physique PCIe 6.0 plutôt qu'à côté. Cela donne au support PHY double mode un avantage durable sur le marché CXL PCIe 6.0 PHY IP, en particulier là où les processeurs de serveurs et les plateformes d'accélérateurs sont conçus pour une pertinence de feuille de route plus longue. Les acheteurs considèrent également le support double mode comme une couverture contre les changements d'architecture car il préserve l'optionnalité entre l'expansion d'entrées/sorties standard et le déploiement de mémoire cohérente. Cela signifie que la plus grande part n'est pas simplement un reflet de la demande actuelle, mais une réponse à l'incertitude quant à la façon dont les futures plateformes utiliseront CXL à grande échelle. Dans de nombreux programmes, un PHY double mode est devenu le point de départ par défaut plutôt qu'une mise à niveau premium. C'est l'une des raisons pour lesquelles le marché CXL PCIe 6.0 PHY IP continue de favoriser les fournisseurs avec de larges feuilles de route de protocoles et un support d'interopérabilité mature. Cela renforce également pourquoi les fournisseurs capables de prouver la préparation PCIe et CXL occupent une position plus forte lors des décisions de licence.

L'IP PHY multi-protocole à 64 GT/s devrait croître à un CAGR de 29,67 % jusqu'en 2031, ce qui reflète l'utilisation croissante de SerDes partagés sur plusieurs normes. Les conceptions basées sur des chiplets, les SmartNIC et les DPU ont de plus en plus besoin d'une prise en charge de PCIe, CXL et Ethernet depuis une infrastructure haute vitesse unifiée pour limiter la surface de die et la puissance. Le chiplet AlphaCHIP1600-IO d'Alphawave Semi a clairement montré cette direction en combinant la prise en charge de PCIe 6.0, CXL 3.1 et Ethernet 800G dans une seule conception en mode mixte. Le marché CXL PCIe 6.0 PHY IP bénéficie de ce modèle car chaque voie haute vitesse réutilisable peut servir davantage de classes de produits et davantage de rôles système. Les fournisseurs qui prennent en charge cette réutilisation sont mieux placés pour remporter des conceptions où la bande passante est critique mais où la surface de silicium et les limites thermiques sont serrées. L'IP PHY PCIe uniquement occupe encore une place stable dans les contrôleurs de stockage et certaines conceptions de calcul automobile où la prise en charge CXL n'est pas essentielle. Même ainsi, le modèle de demande prospective sur le marché CXL PCIe 6.0 PHY IP évolue vers une infrastructure de voies flexible prenant en charge plusieurs protocoles sans dupliquer les ressources analogiques. Cette tendance favorise les fournisseurs avec une plus grande largeur de portefeuille et une couverture de conformité plus large plutôt que des produits à norme unique étroite. Au fil du temps, la flexibilité des protocoles est susceptible d'être aussi importante que les performances brutes du signal dans de nombreuses décisions d'achat. La croissance de ce segment dit donc autant sur l'économie de l'architecture système que sur les normes d'interconnexion.

Par Nœud de Processus : 4 nm à 5 nm Génère les Revenus les Plus Importants Tandis que Sub-3 nm Prend de l'Élan

La plage de 4 nm à 5 nm détenait 43,73 % des revenus en 2025, ce qui lui a donné la position de processus dominante dans la taille du marché CXL PCIe 6.0 PHY IP. Cette plage reste centrale car de nombreux programmes actifs de SoC d'intelligence artificielle, de GPU et de silicium de serveurs sont encore concentrés sur des nœuds avancés commercialement matures avec un meilleur apprentissage du rendement et un support d'écosystème plus large. Les acheteurs préfèrent souvent cette partie de la courbe des nœuds car elle offre de solides performances tout en maintenant une confiance de caractérisation plus élevée que les déploiements sub-3 nm très précoces. Le marché CXL PCIe 6.0 PHY IP s'appuie donc encore sur 4 nm et 5 nm pour les revenus de licence actuels même si l'attention marketing se déplace vers des nœuds plus petits. Les antécédents éprouvés sont importants ici car l'intégration PHY à 64 GT/s est sensible au comportement du processus, à l'interaction d'emballage et au réglage de l'égalisation. Les fournisseurs qui ont déjà construit des données matures autour de ces nœuds peuvent réduire l'incertitude pour les clients qui avancent rapidement et réalisent des tapeouts de grandes puces. Cet avantage peut être plus important que les gains de performance théoriques lorsqu'un seul retard de calendrier affecte une feuille de route d'accélérateur ou de serveur plus large. Cela explique également pourquoi le support de nœuds commercialement éprouvés reste un argument de vente fort sur l'ensemble du marché CXL PCIe 6.0 PHY IP. En termes pratiques, le leader des nœuds bénéficie d'une combinaison de volume de demande, de maturité de fabrication et d'une anxiété d'exécution plus faible. Ces facteurs devraient maintenir 4 nm et 5 nm très pertinents même si la croissance future se déplace vers le bas.

Le segment 3 nm et en dessous devrait croître à un CAGR de 30,08 % jusqu'en 2031, ce qui en fait le niveau de nœud à la croissance la plus rapide sur le marché CXL PCIe 6.0 PHY IP. Cela reflète la migration des accélérateurs d'intelligence artificielle et des processeurs réseau de nouvelle génération vers des enveloppes de puissance et de surface plus serrées qui rendent le sub-3 nm plus attractif. À ces nœuds, le risque PHY devient encore plus conséquent car le comportement parasite, les marges analogiques et les contraintes thermiques sont plus difficiles à gérer. C'est pourquoi le marché CXL PCIe 6.0 PHY IP récompense de plus en plus les fournisseurs qui apportent un réglage spécifique au nœud plutôt que des revendications de portabilité génériques. L'expansion par Cadence du support PCIe 6.0 et CXL orienté Samsung Foundry et le lancement par Credo du SerDes basé sur N3 pointent tous deux vers l'importance commerciale d'une préparation précoce sur les nœuds avancés. La valeur d'un PHY éprouvé augmente à des géométries plus petites car la pénalité pour la refonte analogique est plus grande et le nombre d'équipes avec une expertise interne approfondie est plus petit. En revanche, 6 nm à 7 nm et 8 nm à 16 nm restent importants pour les programmes plus sensibles aux coûts dans les réseaux et les utilisations industrielles. Les nœuds au-dessus de 16 nm servent encore des conceptions de niche avec des exigences héritées et de longs cycles de validation de la chaîne d'approvisionnement. Même ainsi, le changement de mix futur sur le marché CXL PCIe 6.0 PHY IP est susceptible de provenir de la tension entre les demandes de performance croissantes et le risque d'exécution croissant au sub-3 nm. Cela fait de la profondeur de qualification sur les nœuds avancés un levier concurrentiel central. Cela suggère également que la croissance la plus rapide favorisera les fournisseurs avec un fort alignement sur les fonderies plutôt que les fournisseurs avec seulement un large support théorique des protocoles.

Par Configuration IP : Les Conceptions à Voies Larges Mènent Aujourd'hui Tandis que x8 Gagne en Force grâce à l'Expansion Mémoire

Le sous-système IP PHY x16 et au-delà détenait 42,61 % des revenus en 2025, ce qui en faisait la plus grande configuration IP sur le marché CXL PCIe 6.0 PHY IP. Cette avance est liée aux conceptions d'accélérateurs d'intelligence artificielle et de GPU qui nécessitent la bande passante par puce la plus élevée et favorisent donc les nombres de voies les plus larges. Un seul lien PCIe 6.0 x16 peut fournir 256 Go/s de bande passante bidirectionnelle brute, ce qui s'aligne bien avec les architectures de calcul gourmandes en mémoire. Synopsys a mis l'accent sur l'intégration PHY dense compatible x16 et la faible diaphonie de boîtier dans son offre PCIe 6.x, ce qui reflète l'importance de la qualité de routage à ce nombre de voies. Sur le marché CXL PCIe 6.0 PHY IP, la demande à voies larges porte également une valeur plus élevée par licence car ces conceptions associent souvent des nœuds avancés, une plus grande surface de die et des exigences de validation plus strictes. La configuration contribue donc fortement aux revenus même si le nombre d'unités n'est pas le plus élevé dans toutes les applications. Les nombres de voies plus petits tels que x4 et les variantes à voie unique servent encore les systèmes périphériques, les équipements de test et certaines utilisations de stockage. Ces configurations forment une base commerciale utile, mais elles ne commandent généralement pas le même profil de valeur que les interfaces de classe accélérateur de grande taille. Cet écart explique pourquoi le leader actuel des revenus reste lié au calcul haut de gamme plutôt qu'au déploiement large à faible bande passante. Pour l'instant, la plus grande configuration reflète la concentration de la demande précoce PCIe 6.0 et CXL dans les systèmes haute performance.

Le sous-système IP PHY x8 devrait croître à un CAGR de 29,83 % jusqu'en 2031, ce qui en fait la configuration à la croissance la plus rapide sur le marché CXL PCIe 6.0 PHY IP. Cette hausse est étroitement liée à l'expansion mémoire CXL de type 3 et au matériel de mutualisation mémoire, où x8 offre souvent un meilleur équilibre entre bande passante, puissance et contraintes de carte que x16. La taille du marché CXL PCIe 6.0 PHY IP pour les conceptions mémoire liées à x8 s'améliore car les modules mémoire et l'infrastructure attachée nécessitent des liens évolutifs sans surcharger les limites thermiques et de facteur de forme. Le Structera S 30260 de Marvell a renforcé cette direction en ciblant la commutation PCIe 6.0 et CXL 3.x pour les grands environnements à mémoire partagée avec une densité de voies substantielle et une échelle de fabric. À mesure que la mutualisation mémoire passe du concept au déploiement, x8 devient plus attractif car il prend en charge l'attachement pratique au fabric tout en évitant une partie du coût physique des interfaces plus larges. Les fournisseurs répondent en façonnant des offres de sous-systèmes autour d'un comportement de puissance par voie plus faible et d'une intégration plus rapide pour les déploiements centrés sur x8. Cela donne au marché CXL PCIe 6.0 PHY IP une autre voie de croissance différente de l'histoire traditionnelle axée sur les accélérateurs. Cela élargit également le type d'acheteur entrant dans la catégorie, en particulier dans les programmes de contrôleurs mémoire, de commutateurs et de retimers. Au cours de la période de prévision, x8 devrait bénéficier de la diffusion de l'infrastructure mémoire CXL dans des architectures de centres de données plus grand public. Cela en fait l'un des exemples les plus clairs de la façon dont le changement d'utilisation finale peut modifier la demande de configuration PHY.

Par Utilisation Finale : L'Intelligence Artificielle et le HPC Dominent les Revenus Actuels Tandis que la Mutualisation Mémoire s'Étend le Plus Rapidement

Les accélérateurs d'intelligence artificielle et les systèmes HPC représentaient 38,59 % des revenus en 2025, ce qui en faisait le plus grand segment d'utilisation finale sur le marché CXL PCIe 6.0 PHY IP. Ces applications se trouvent au centre de la demande actuelle car elles combinent des exigences de bande passante élevée, des nœuds avancés, des configurations à voies larges et de grandes valeurs de licence. Dans de nombreux cas, le PHY n'est pas une décision périphérique mais un facteur critique des performances au niveau système et de la fiabilité du calendrier. Le marché CXL PCIe 6.0 PHY IP capture donc une valeur disproportionnée de l'intelligence artificielle et du HPC même lorsque le nombre total de programmes est plus étroit que dans les catégories de serveurs matures. Les mises à niveau des laboratoires nationaux, les constructions de clusters hyperscale et la concurrence des accélérateurs ont tous soutenu cette concentration des revenus. Le cas d'utilisation est particulièrement favorable aux fournisseurs car les conceptions d'accélérateurs d'intelligence artificielle exigent souvent un support premium autour de l'intégration, de la caractérisation et de la conformité. Cela augmente à la fois le poids technique et commercial de chaque gain de conception. Cela explique également pourquoi les fournisseurs accordent tant d'attention aux relations avec les hyperscalers et le silicium d'intelligence artificielle. Le leader d'utilisation finale aujourd'hui ne reflète pas une saturation large du marché, mais la haute valeur d'un ensemble de clients relativement concentré. Cette concentration est susceptible de continuer jusqu'à ce que les plateformes d'entreprise plus larges se déplacent plus significativement vers PCIe 6.0 et CXL.

L'infrastructure d'expansion mémoire CXL et de mutualisation mémoire devrait croître à un CAGR de 30,42 % jusqu'en 2031, ce qui en fait la zone d'utilisation finale à la croissance la plus rapide sur le marché CXL PCIe 6.0 PHY IP. Les opérateurs traitent de plus en plus la DRAM mutualisée ou extensible comme une voie moins coûteuse vers l'échelle mémoire que de s'appuyer uniquement sur des stratégies de mémoire sur boîtier plus coûteuses. Les recherches USENIX NSDI 2026 sur la mutualisation mémoire CXL commutée ont montré que l'allocation mémoire basée sur le fabric peut offrir un comportement de latence pratique pour les charges de travail liées à la bande passante mémoire. Les recherches IEEE sur Pangaea v2 et le webinaire du CXL Consortium de 2025 ont tous deux ajouté des preuves que la mémoire désagrégée peut prendre en charge des scénarios cloud natifs et de service d'intelligence artificielle réels plutôt que seulement expérimentaux. Le marché CXL PCIe 6.0 PHY IP en bénéficie car ces déploiements nécessitent non pas un seul composant, mais une chaîne de contrôleurs, de retimers, de commutateurs et d'interfaces hôtes autour de la même couche physique. Les serveurs cloud à usage général et l'infrastructure réseau devraient également contribuer davantage au fil du temps à mesure que la préparation des plateformes s'améliore. Cela rend le mix de demande futur plus large que le mix actuel, même si l'intelligence artificielle reste l'ancre principale. Le profil de croissance du segment suggère que le changement d'architecture mémoire devient l'un des moteurs structurels les plus importants sur le marché CXL PCIe 6.0 PHY IP. Cela pointe également vers une base de clients plus diversifiée à la fin de la période de prévision. À mesure que l'adoption s'élargit, les fournisseurs avec un fort support pour les conceptions orientées calcul et mémoire devraient être dans la meilleure position.

Analyse Géographique

L'Amérique du Nord détenait 43,27 % de la part du marché CXL PCIe 6.0 PHY IP en 2025, ce qui la maintenait en position régionale dominante. La région bénéficie d'une dense concentration d'opérateurs cloud hyperscale, de développeurs d'accélérateurs, de fournisseurs EDA et de fournisseurs d'IP indépendants, dont la plupart restent centrés aux États-Unis. Cette combinaison raccourcit le chemin de la sélection d'architecture à la licence, la validation et le tapeout sur le marché CXL PCIe 6.0 PHY IP. Synopsys a signalé plus de 100 implémentations PCIe 6.x et plus de 3 800 tapeouts clients sur sept générations PCIe d'ici 2025, ce qui reflète la maturité de la base de conception régionale. L'Europe reste importante à la fois comme région de développement et d'utilisation finale, soutenue par des fournisseurs d'IP établis et une activité de calcul automobile, tandis que Rambus a positionné un sous-système d'interface PCIe 6.0 complet avec prise en charge CXL 3.0 pour les centres de données et les SoC d'intelligence artificielle.

L'Asie-Pacifique devrait croître à un CAGR de 30,06 % jusqu'en 2031, ce qui en fait le bloc régional à la croissance la plus rapide dans la taille du marché CXL PCIe 6.0 PHY IP. La croissance est soutenue par une capacité de fonderie avancée, des plans nationaux d'infrastructure d'intelligence artificielle et un écosystème régional plus fort autour de la mémoire, de la commutation et des outils de validation. Le prototype d'août 2025 de KIOXIA d'un module de mémoire flash PCIe 6.0 avec une capacité de 5 To et une bande passante de 64 Go/s a montré que la demande régionale s'étend au-delà du silicium d'accélérateurs vers les applications de mémoire de classe stockage. Le lancement en juin 2026 par Anritsu de solutions d'évaluation CXL 2.0 et 3.x pour les liens PAM4 à 64 GT/s a également montré que l'infrastructure de conformité au Japon évolue parallèlement au développement des dispositifs. Le marché CXL PCIe 6.0 PHY IP en Asie-Pacifique bénéficie donc à la fois de la profondeur de fabrication et d'une chaîne d'outils de support plus large. Cela est important car les acheteurs préfèrent souvent les écosystèmes où la conception PHY, l'emballage, l'innovation mémoire et les ressources de validation sont disponibles au sein du même réseau d'approvisionnement régional. La région est également bien placée pour bénéficier des futurs déploiements de mutualisation mémoire en raison de sa forte position dans les semi-conducteurs, le stockage et le matériel de serveurs. En conséquence, l'Asie-Pacifique est susceptible de réduire l'écart avec l'Amérique du Nord même si elle ne la dépasse pas pendant la période de prévision.

L'Amérique du Sud et le Moyen-Orient et l'Afrique représentent encore de plus petites parts du marché CXL PCIe 6.0 PHY IP, mais les deux régions sont liées à des constructions de centres de données et de cloud souverain à plus long terme. Leur rôle actuel est davantage limité par la profondeur de conception locale en semi-conducteurs que par la demande finale en intelligence artificielle et en infrastructure mémoire. Les programmes d'investissement au Moyen-Orient peuvent encore soutenir une croissance indirecte grâce à l'approvisionnement en accélérateurs, aux partenariats de conception et aux services liés aux grands projets d'infrastructure d'intelligence artificielle. L'Amérique du Sud reste plus tôt dans le cycle, bien que la présence hyperscale croissante et l'intérêt pour les capacités nationales en semi-conducteurs pourraient créer un pipeline plus significatif au fil du temps. Pour le marché CXL PCIe 6.0 PHY IP, ces régions sont mieux considérées comme des opportunités de diversification futures que comme des ancres de revenus à court terme.