Taille et Part du Marché des Modules DRAM Attachés CXL - Tendances de Croissance et Prévisions (2026 - 2031)

Tendances et Perspectives du Marché Mondial des Modules DRAM Attachés CXL

Exigences Croissantes en Densité Mémoire pour l'Infrastructure IA

Les charges de travail d'entraînement et d'inférence IA révèlent un écart direct entre l'échelle des GPU et la disponibilité de DRAM par nœud, ce qui crée une demande soutenue sur le marché des modules DRAM attachés CXL. L'inférence de grands modèles de langage à contexte long nécessite une capacité de cache clé-valeur qui augmente avec la longueur du contexte, de sorte que la capacité mémoire devient la limite opérationnelle dans de nombreux clusters IA en production. Astera Labs a montré lors du GTC 2026 que les déploiements CXL basés sur Leo ont offert une expansion mémoire de 3,6x et amélioré l'utilisation des GPU en maintenant le cache clé-valeur sur DDR5 plutôt qu'en utilisant uniquement la mémoire à haute bande passante.^{[1]Astera Labs, "Inference Tokenomics, How CXL Memory Expansion Improves AI Economics," Astera Labs, asteralabs.com} L'architecture Beluga d'Alibaba Cloud a également montré que le routage de l'accès au cache clé-valeur des GPU vers la mémoire mise en pool CXL via un tissu de commutation améliorait le comportement des réponses par rapport à la mise en pool basée sur RDMA. Cela est important car les opérateurs peuvent prendre en charge des modèles plus grands et des sessions plus persistantes sans reconcevoir l'ensemble de la pile de calcul. Cela prend également en charge une concurrence multi-modèles plus élevée, ce qui améliore l'utilisation et renforce la demande à court terme sur l'ensemble du marché des modules DRAM attachés CXL.

Mise en Pool Mémoire Hyperscale pour Réduire la Capacité Inutilisée

L'allocation statique de mémoire au niveau du serveur laisse encore une part significative de la DRAM installée inutilisée, ce qui rend la mise en pool plus attractive sur le marché des modules DRAM attachés CXL. Un tissu de mémoire partagée à l'échelle du rack permet aux opérateurs d'attribuer la capacité là où elle est nécessaire en temps réel, plutôt que de dimensionner chaque nœud pour la demande de pointe. Microsoft Research a montré, à travers ses travaux sur Octopus, que les topologies CXL éparses peuvent faire évoluer les pods de mise en pool sans nécessiter de conceptions de commutateurs en maillage complet coûteuses.^{[2]Microsoft Research, "Octopus, Enhancing CXL Memory Pods via Sparse Topology," Microsoft Research, microsoft.com} Cette architecture réduit le coût de déploiement et améliore le cas économique de la mémoire mise en pool à l'échelle hyperscale. Le cas s'est renforcé en 2025 et 2026, alors que la pression d'allocation liée à la pénurie de DRAM et à la prédominance de la HBM a poussé les opérateurs à prolonger la durée de vie utile des plateformes existantes. À mesure que l'intérêt pour la production s'est élargi au-delà des pilotes en laboratoire, la mise en pool mémoire s'est rapprochée d'une décision d'infrastructure standard sur le marché des modules DRAM attachés CXL.

Maturité de l'Écosystème Autour de la Standardisation CXL 2.0, CXL 3.0 et CXL 3.1

Le passage de CXL 2.0 à CXL 3.1 a élargi l'opportunité adressable sur le marché des modules DRAM attachés CXL, passant d'une simple expansion mono-hôte à la mise en pool mémoire multi-hôtes. La spécification CXL 3.1 a ajouté des fonctionnalités axées sur la DRAM telles que la maintenance de la mémoire, le contrôle du nettoyage, la gestion des seuils d'erreur et le rapport de réduction de capacité, qui sont importantes pour la qualification en entreprise.^{[3]CXL Consortium, "Enabling CXL Memory Expansion Module with the CXL 3.1 Specification," CXL Consortium, computeexpresslink.org} JEDEC a également publié JESD405-1B en juillet 2024, qui a établi des normes d'étiquetage pour les modules de mémoire CXL et réduit l'ambiguïté concernant l'interopérabilité et la qualification. La prise en charge native sur les plateformes AMD EPYC Turin et Intel Xeon de 5e génération signifie que le protocole s'inscrit désormais dans les feuilles de route des serveurs grand public plutôt que de rester un complément de niche. Cela offre aux OEM de serveurs et aux acheteurs cloud une voie plus claire vers la validation multi-fournisseurs. Cela réduit également le risque de calendrier pour un déploiement plus large, ce qui soutient une expansion régulière sur le marché des modules DRAM attachés CXL.

Composabilité à l'Échelle du Rack pour la Modernisation des Serveurs Cloud et d'Entreprise

La composabilité à l'échelle du rack traite la mémoire comme une ressource d'infrastructure indépendante, et cela change la façon dont les acheteurs perçoivent l'expansion sur le marché des modules DRAM attachés CXL. Cette approche permet aux opérateurs de faire évoluer la capacité mémoire sans remplacer la plateforme CPU, ce qui prolonge la durée de vie des actifs et limite les dépenses de renouvellement. Le Structera S 30260 de Marvell, annoncé en mars 2026, prend en charge 260 voies CXL, jusqu'à 4 To/s de bande passante agrégée et des pools de mémoire partagée allant jusqu'à 48 To par rack. L'évaluation du serveur composable CXL 3.x de Panmnesia a montré des performances 1,8x meilleures pour les charges de travail de simulation plasma qu'un système de référence basé sur le réseau, ce qui a démontré un avantage clair pour la désagrégation de la mémoire dans les environnements HPC. La même architecture est pertinente pour les environnements cloud qui souhaitent traiter la mémoire comme un pool plutôt que comme une partie fixe du serveur. Au fil du temps, cela modifie le comportement d'achat et soutient l'expansion récurrente des pools sur le marché des modules DRAM attachés CXL.

Latence Plus Élevée par Rapport à la Mémoire DDR5 Native

La mémoire attachée CXL introduit encore une latence aller-retour de 200 à 400 nanosecondes contre 75 à 85 nanosecondes pour la DDR5 attachée localement, ce qui reste une limite directe pour certains cas d'usage sur le marché des modules DRAM attachés CXL. Des recherches présentées à l'ASPLOS 2025 ont également révélé un comportement de file d'attente inéquitable et une dégradation de la bande passante DDR allant jusqu'à 81 % sous de lourdes charges concurrentes. Microsoft Research a montré que le tiering géré par le matériel en mode Mémoire Plate maintenait la dégradation dans une limite de 5 % pour plus de 82 % des charges de travail, mais certains cas atypiques ont encore vu les performances chuter jusqu'à 34 %. Cela signifie que la prévisibilité du niveau de service est aussi importante que la latence moyenne dans la qualification en entreprise. La mitigation actuelle consiste à conserver les pages chaudes dans la DDR5 locale et à déplacer les pages plus froides vers le niveau CXL. Cela fonctionne pour plusieurs modèles de bases de données et d'inférence IA, mais nécessite un profilage au niveau de l'application et ralentit le déploiement sur le marché des modules DRAM attachés CXL.

Complexité de l'Orchestration Logicielle et du Tiering

Le plein bénéfice en termes de coût et de capacité de la mémoire attachée CXL dépend des politiques du système d'exploitation, de la prise en charge de l'hyperviseur et des outils d'orchestration, et cette pile est encore en cours de maturation sur le marché des modules DRAM attachés CXL. Des recherches présentées à l'USENIX OSDI 2025 ont montré que les politiques de tiering Linux peuvent être moins performantes qu'une simple allocation au premier accès lorsque l'écart de bande passante entre la mémoire rapide et lente se réduit. SK Hynix a répondu en partie à ce défi grâce à HMSDK et à son intégration Linux pour les modules CMM-DDR5, ce qui aide les clients qui ont déjà validé ce chemin matériel spécifique. Même ainsi, les environnements cloud multi-locataires font encore face à des problèmes de contention et de latence de queue lorsque les charges de travail se disputent l'accès au niveau de mémoire plus lent. La couche de gestion SCMC de Samsung montre que le contrôle de la mémoire défini par logiciel s'améliore, mais il manque encore de la maturité opérationnelle observée dans les outils CPU et de stockage établis. En conséquence, la maturité logicielle continue de retarder les déploiements en production à grande échelle sur le marché des modules DRAM attachés CXL.

*Nos prévisions considèrent les impacts des moteurs et des contraintes comme directionnels et non additifs. Les prévisions d'impact reflètent la croissance de référence, les effets de composition et les interactions entre variables.

Analyse des Segments

Par Type de Produit : Les Modules d'Expansion Ancrent les Déploiements, la Mise en Pool s'Accélère

Les Modules d'Expansion Mémoire DRAM CXL ont détenu 54,55 % du marché des modules DRAM attachés CXL en 2025, ce qui en a fait la plus grande catégorie de produits. Leur avance est venue d'un chemin d'adoption simple car ils prennent en charge l'expansion mono-hôte, ne nécessitent pas de tissu de commutation et s'adaptent à l'infrastructure de serveurs PCIe 5.0 existante. Cette complexité matérielle plus faible offre également aux OEM de serveurs un chemin de qualification plus familier. Les travaux d'interopérabilité dans le cadre du modèle CXL Type 3 et les normes d'étiquetage JEDEC ont encore réduit les frictions d'adoption pour cette partie du marché des modules DRAM attachés CXL. Le segment bénéficie également d'un cas de coût direct car il permet aux acheteurs d'augmenter la marge de mémoire sans remplacer le serveur complet.

Les Modules de Mise en Pool Mémoire DRAM CXL devraient croître à un CAGR de 32,11 % jusqu'en 2031, ce qui en fait le type de produit à la croissance la plus rapide sur le marché des modules DRAM attachés CXL. Leur attrait déplace l'attention des acheteurs de l'expansion de capacité d'un seul serveur vers des tissus de mémoire partagée servant plusieurs nœuds de calcul. Samsung a démontré cette direction à travers l'appliance de mise en pool CMM-B, qui a fourni jusqu'à 2 To de capacité CXL partagée à jusqu'à 60 Go/s de bande passante pour les cas d'usage IA, de bases de données en mémoire et d'analytique. Les produits en carte d'extension restent importants comme pont pour les plateformes héritées, tandis que les modules basés sur contrôleur et les appliances d'expansion sont susceptibles de gagner des parts à mesure que l'intégration s'améliore et que les acheteurs recherchent des pools de mémoire gérés de manière centralisée dans l'ensemble du secteur des modules DRAM attachés CXL.

Par Facteur de Forme : L'EDSFF en Tête alors que les Systèmes à l'Échelle du Rack Stimulent la Croissance

Les modules DRAM CXL à base EDSFF ont capturé 46,43 % de la taille du marché des modules DRAM attachés CXL en 2025, ce qui a fait de l'EDSFF le facteur de forme dominant. Leur avance reflète une bonne adéquation avec les baies de disques de serveurs standard, notamment les formats E3.S et E3.L qui évitent une reconception majeure du châssis. La maintenabilité à chaud est également importante car les opérateurs souhaitent gérer les environnements de centres de données en production sans arrêts complets du système. Le format E3.S 2T ajoute la prise en charge de la connectivité double port, ce qui prend en charge les configurations de basculement et de haute disponibilité dans les systèmes de production. Le CZ120 de Micron et le CMM-DDR5 de SK Hynix sont des exemples de produits actuels qui valident ce facteur de forme dans les déploiements commerciaux.

Les Systèmes d'Expansion DRAM CXL à l'Échelle du Rack devraient croître à un CAGR de 32,76 % jusqu'en 2031, ce qui leur confère le profil de croissance le plus rapide sur le marché des modules DRAM attachés CXL. Les acheteurs se tournent de plus en plus vers des appliances de mémoire centralisées pouvant servir de nombreux nœuds de calcul à partir d'un seul pool à l'échelle du rack. Les modules en carte d'extension PCIe restent utiles pour les systèmes installés plus anciens, mais ils sont susceptibles de perdre du poids relatif à mesure que les plateformes compatibles EDSFF deviennent standard dans les nouveaux cycles d'approvisionnement. Le format CMM-D gagne également du terrain car il combine des puces DRAM et un contrôleur CXL dédié sur une seule carte, ce qui prend en charge des chemins de déploiement plus propres pour les programmes hyperscale à grande échelle dans le secteur des modules DRAM attachés CXL.

Par Technologie DRAM : La DDR5 Domine Aujourd'hui, les Plateformes Avancées Définissent Demain

Les modules DRAM CXL à base DDR5 ont détenu 73,67 % du marché des modules DRAM attachés CXL en 2025, ce qui a fait de la DDR5 la technologie mémoire dominante. Cette avance reflète la transition de plateforme serveur déjà en cours sur les systèmes AMD EPYC Turin et Intel Xeon de 5e génération. La DDR5 répond également mieux aux besoins de débit de l'inférence IA, de l'analytique en mémoire et des environnements mixtes lecture-écriture que la DDR4. Le CMM-DDR5 de 96 Go validé de SK Hynix a atteint un débit de 36 Go/s, avec une amélioration de la bande passante de 30 % et une augmentation de la capacité de 50 % par rapport aux modules DDR5 standard dans les configurations serveur. Ce benchmark au niveau du produit offre aux OEM une base plus claire pour la qualification de la génération actuelle sur le marché des modules DRAM attachés CXL.

Les Modules CXL à Base DRAM Avancée et de Nouvelle Génération devraient croître à un CAGR de 32,45 % jusqu'en 2031, ce qui confère à cette catégorie le rythme d'expansion le plus soutenu au sein de la répartition technologique. Ce groupe comprend des nœuds de processus DDR5 de génération supérieure et des approches hybrides qui vont au-delà de la simple extension de capacité tout-DRAM. La direction est importante car les acheteurs commencent à valoriser la bande passante par watt et l'optimisation spécifique aux charges de travail autant que la capacité brute. Les modules CXL à base DDR4 serviront encore la demande de modernisation sur les systèmes plus anciens, mais leur rôle devrait se réduire à mesure que les nouvelles constructions se centrent sur la DDR5 et les architectures plus récentes sur l'ensemble du marché des modules DRAM attachés CXL.

Par Classe de Capacité : La Densité Moyenne Ancre les Déploiements Actuels, la Très Haute Capacité Mène la Croissance

La classe de capacité 256 Go-512 Go a détenu 41,44 % de la taille du marché des modules DRAM attachés CXL en 2025, ce qui en a fait la plus grande bande de densité. Cette position reflète un équilibre pratique entre le coût du module, la compatibilité de la plateforme et l'adéquation immédiate aux charges de travail. Cette classe est suffisamment grande pour étendre les serveurs prenant en charge les bases de données en mémoire, la virtualisation dense et l'inférence multi-modèles sans créer la charge de conception et de bande passante des constructions à très haute capacité. La plage jusqu'à 256 Go reste le point d'entrée commercial pour les acheteurs effectuant une qualification précoce ou des déploiements à plus petite échelle. Dans le même temps, la classe 512 Go-1 To sert déjà les nœuds IA et HPC haut de gamme qui ont besoin de plus de marge de mémoire locale, le CZ120 de Micron se distinguant comme exemple commercial sur les plateformes Supermicro Petascale X13 et H13.

Les modules Au-dessus de 1 To devraient croître à un CAGR de 32,56 % jusqu'en 2031, ce qui en fait la classe de capacité à la croissance la plus rapide sur le marché des modules DRAM attachés CXL. La croissance ici est liée aux clusters d'inférence servant de très grands modèles, où la profondeur du cache clé-valeur peut créer des exigences mémoire absolues que les modules plus petits ne peuvent pas satisfaire efficacement. La catégorie bénéficie également de l'essor des appliances de mise en pool qui agrègent plusieurs modules en pools de mémoire multi-téraoctets pour un usage partagé. À mesure que les tailles de modèles et les besoins de contexte persistant continuent d'augmenter, les modules à très haute capacité deviendront plus centraux dans les décisions d'approvisionnement sur l'ensemble du marché des modules DRAM attachés CXL.

Par Application : Les Centres de Données Cloud en Tête, l'Infrastructure IA Définit le Vecteur de Croissance

Les centres de données cloud ont détenu 39,54 % du marché des modules DRAM attachés CXL en 2025, ce qui en a fait le principal domaine d'application. Leur avance est venue du besoin d'augmenter la capacité mémoire par nœud pour l'analytique, le déchargement du cache clé-valeur et les charges de travail de services intensifs en mémoire sans attendre des cycles complets de remplacement de serveurs. L'aperçu du déploiement Azure M-series d'Astera Labs correspond à ce profil de demande car chaque contrôleur Leo prend en charge plus de 1,5x de mise à l'échelle de la mémoire et jusqu'à 2 To de capacité mémoire CXL basée sur DDR5-5600 RDIMM par contrôleur. Cette référence de production est importante car elle montre que l'expansion CXL n'est plus limitée à la validation en laboratoire. Elle crée également un signal d'achat plus fort pour les modules de mémoire, les contrôleurs et les logiciels d'orchestration sur l'ensemble du marché des modules DRAM attachés CXL.

L'infrastructure IA devrait croître à un CAGR de 32,34 % jusqu'en 2031, ce qui en fait l'application à la croissance la plus rapide sur le marché des modules DRAM attachés CXL. La demande est portée par le déploiement de l'IA générative, les charges de travail d'IA agentique avec des empreintes mémoire inégales et le besoin commercial de déplacer le cache clé-valeur hors de la mémoire GPU coûteuse. Le HPC reste également un couloir de croissance significatif, le serveur CXL composable de Panmnesia et le banc d'essai Crete du PNNL montrant comment les conceptions de mémoire partagée peuvent prendre en charge l'IA scientifique et les charges de travail de simulation à plus grande échelle. Les serveurs d'entreprise restent importants, mais leur rythme est plus lent car les acheteurs ont besoin de preuves plus solides sur les calendriers de qualification, l'adéquation aux charges de travail et les résultats de coût total avant d'élargir leur présence sur le marché des modules DRAM attachés CXL.

Analyse Géographique

L'Asie-Pacifique a détenu 43,44 % de la part du marché des modules DRAM attachés CXL en 2025, ce qui en a fait le plus grand segment régional. La région combine une force d'approvisionnement dans la fabrication de DRAM avec une demande croissante liée aux déploiements d'infrastructure IA. La Corée du Sud reste centrale car Samsung Electronics et SK Hynix fournissent la mémoire DDR5 utilisée dans une grande partie des programmes de modules CXL commerciaux, et les deux entreprises continuent de faire progresser des gammes de produits CXL dédiées. Taïwan est également important car le silicium de contrôleur devient un différenciateur clé à mesure que le marché passe d'une simple expansion à des architectures de mise en pool. L'échantillonnage par Montage Technology de son Contrôleur d'Extension Mémoire CXL 3.1 en septembre 2025 a montré que la maturité des contrôleurs en Asie-Pacifique progresse parallèlement à la demande de modules.

L'Amérique du Nord devrait croître à un CAGR de 32,73 %, ce qui lui confère la trajectoire régionale la plus rapide sur le marché des modules DRAM attachés CXL. La région bénéficie de la présence des plus grands opérateurs cloud hyperscale, qui sont les premiers acheteurs capables d'absorber de nouvelles architectures mémoire à grande échelle. Le déploiement en production d'Astera Labs sur les machines virtuelles Microsoft Azure M-series est un point de référence solide car il a déplacé l'expansion de la mémoire CXL vers un environnement de production cloud public. Le banc d'essai Crete du PNNL élargit la demande au-delà du cloud commercial en montrant comment les systèmes d'IA scientifique peuvent utiliser la mémoire Micron et des cartes de contrôleur CXL personnalisées dans des environnements informatiques à haute mémoire. La région est également soutenue par une forte implication dans les normes de la part d'Intel et d'AMD et par des fournisseurs locaux de commutateurs et de contrôleurs tels que Marvell et Astera Labs, ce qui aide le marché des modules DRAM attachés CXL à passer plus rapidement de la validation à la production.

L'Europe a occupé la troisième position sur le marché des modules DRAM attachés CXL, avec une demande liée à l'expansion hyperscale en Irlande, aux Pays-Bas et en Allemagne et aux achats HPC dans les centres nationaux de supercalcul. L'accent mis par la région sur l'efficacité énergétique et le contrôle du coût total s'accorde bien avec la logique de la mise en pool mémoire car les tissus partagés peuvent réduire le provisionnement redondant de DRAM dans les parcs. Cela fait de l'Europe un bon candidat à long terme pour les architectures de rack composables à mesure que les barrières de qualification diminuent. Le Reste du Monde reste une opportunité à un stade plus précoce sur le marché des modules DRAM attachés CXL, mais les déploiements d'IA souverains dans le Golfe créent un chemin crédible à court terme pour les déploiements de mémoire à haute capacité.