Taille et part du marché du co-packaged memory - Analyse de la croissance et prévisions (2026 - 2031)

Tendances et perspectives du marché mondial du co-packaged memory

Exigences en densité de mémoire pour les serveurs IA

Les systèmes d'entraînement et d'inférence IA ne se développent plus principalement grâce à la puissance de calcul brute, car la bande passante mémoire limite désormais l'efficacité avec laquelle les cœurs d'accélérateurs peuvent rester utilisés sur de grandes charges de travail de modèles. L'architecture Blackwell de NVIDIA embarque 192 Go de HBM3e et délivre 8 To/s de bande passante mémoire, ce qui montre à quel point la mémoire et le calcul doivent être proches dans les conceptions de serveurs haut de gamme actuels.^{[1]NVIDIA Corporation, "Présentation technique de l'architecture Blackwell et divulgations de produits," Relations investisseurs NVIDIA / Pages produits, nvidia.com} Samsung a déclaré en 2026 que son HBM4 commercial peut délivrer jusqu'à 3,3 To/s par pile et améliorer l'efficacité énergétique de 40 % par rapport au HBM3E, ce qui soutient la tendance vers une mémoire plus dense attachée directement à la logique de calcul.^{[2]Samsung Electronics, "Samsung livre le premier HBM4 commercial du secteur avec des performances ultimes pour l'informatique IA," Samsung Global Newsroom, news.samsung.com} Ce changement est important car chaque nouvelle génération d'accélérateurs consomme plus de capacité HBM par puce, ce qui fait de chaque renouvellement de serveur un événement mémoire plus important plutôt qu'une simple mise à niveau du processeur. En conséquence, le marché du co-packaged memory se développe non seulement parce que les volumes de serveurs IA augmentent, mais aussi parce que chaque unité installée embarque désormais une charge de contenu mémoire bien plus lourde que les plateformes précédentes. Cela maintient la demande ferme même lorsque les acheteurs deviennent sélectifs sur les dépenses globales en serveurs, car la proximité de la mémoire affecte désormais le débit des modèles, la latence et la consommation d'énergie au niveau du système.

Transition vers des architectures de boîtier centrées sur le HBM

Le boîtier centré sur le HBM est passé d'un choix de conception premium au schéma par défaut pour les plateformes IA à très haute bande passante, car la mémoire conventionnelle au niveau de la carte ne peut pas délivrer un débit comparable sans des pénalités d'alimentation et de signal bien plus importantes. Les divulgations de produits NVIDIA et la documentation technique au niveau du boîtier montrent que les conceptions HBM multi-piles offrent déjà une bande passante bien supérieure aux approches conventionnelles basées sur DDR, ce qui explique pourquoi le HBM domine désormais le marché du co-packaged memory par technologie de mémoire. Le marché du co-packaged memory bénéficie également du fait que les normes d'assemblage et les flux de processus évoluent encore de manière à protéger la fabricabilité à court terme, et pas seulement les performances de pointe. Samsung a noté que le HBM4 est entré en production commerciale en 2026 avec des gains de performance significatifs par rapport au HBM3E, ce qui indique que les fournisseurs extraient encore une valeur majeure des conceptions de piles actuelles avant que la prochaine transition de liaison ne devienne inévitable. Cela importe pour les acheteurs car cela permet à la croissance des plateformes à court terme de rester ancrée dans des voies d'intégration HBM éprouvées, tout en maintenant la prochaine étape vers des méthodes de liaison plus complexes liée aux générations ultérieures. Cela renforce également pourquoi le marché du co-packaged memory voit la demande se concentrer autour des fournisseurs capables d'aligner les feuilles de route de la mémoire, de l'assemblage et des accélérateurs sans imposer des changements de conception brusques aux clients.

Co-intégration de la logique et de la mémoire dans les conceptions chiplet

La co-intégration de la logique dans les structures de mémoire change le rôle de la mémoire, qui passe d'une source de bande passante passive à une partie active de la conception du système, en particulier dans les boîtiers d'accélérateurs à haute densité. Samsung a déclaré que son HBM4 utilise une puce de base logique en 4 nm, ce qui signifie que davantage de fonctionnalités de contrôle et d'interface se trouvent désormais à l'intérieur de la pile HBM elle-même plutôt qu'à l'extérieur du boîtier mémoire. UCIe 3.0, publié en août 2025, a doublé le débit de données maximal entre puces à 64 GT/s et ajouté des améliorations de l'état d'alimentation en temps réel, ce qui élargit les façons dont les chiplets de mémoire et de logique peuvent travailler ensemble dans le même boîtier.^{[3]Consortium UCIe, "Publication de la spécification UCIe 3.0," Consortium industriel UCIe, uciexpress.org} Cela est important car le marché du co-packaged memory n'est plus défini uniquement par le nombre de puces DRAM pouvant être empilées, mais aussi par la quantité de logique de contrôle, d'interopérabilité et d'ajustement système pouvant être intégrée dans chaque conception. Cela élève le niveau de participation car les fournisseurs de mémoire ont désormais besoin d'accéder simultanément à une technologie de processus logique solide, à une capacité d'intégration de boîtier et à une propriété intellectuelle d'interface réutilisable. Cela soutient également une concentration durable au sommet du marché du co-packaged memory, car les acteurs établis peuvent répartir ces coûts de développement sur des programmes clients plus importants et des engagements de feuille de route plus longs.

Préférence des hyperscalers pour des piles à latence plus faible et à bande passante plus élevée

Les hyperscalers façonnent désormais directement les exigences des boîtiers mémoire, car leurs programmes d'accélérateurs personnalisés exigent des profils de bande passante et de latence que les composants de catalogue standard ne correspondent pas toujours. L'investissement de NVIDIA dans Marvell en mars 2026 a montré comment les feuilles de route de calcul, de réseau et de mémoire sont liées plus étroitement dans les racks de serveurs IA, et non traitées comme des couches matérielles séparées. Cela est important car une fois qu'un fournisseur co-développe une puce ou une conception de boîtier basée sur la mémoire autour du plan d'accélérateur d'un grand client, la relation commerciale devient plus difficile à remplacer qu'un contrat de composant normal. Le marché du co-packaged memory gagne donc de l'élan grâce à une forme de fidélisation client basée sur la qualification conjointe, l'ajustement du boîtier et la planification d'infrastructure alignée sur les logiciels. Cela pousse les fournisseurs à réserver de la capacité, à approfondir le soutien technique et à construire des cycles de planification plus longs autour d'un petit groupe de très grands acheteurs. Cela élargit également la différence entre les fournisseurs capables de soutenir des programmes personnalisés à haute bande passante et ceux qui restent limités à l'approvisionnement en mémoire standard.

Pertes de rendement élevées dans l'intégration TSV et multi-puces

La perte de rendement reste l'un des freins les plus importants à l'expansion à court terme, car les piles de co-packaged memory accumulent des risques sur des milliers de connexions verticales et plusieurs puces liées. Des recherches présentées à la conférence IMAPS Device Packaging ont montré qu'une seule couche HBM peut nécessiter 5 000 à 10 000 TSV, et qu'une pile de 12 couches avec un taux de réussite de 95 % par couche peut tomber à un rendement total de pile proche de 54 %. Ce calcul est important car les rebuts non seulement suppriment la production finie, mais consomment également du silicium, du temps d'assemblage, des matériaux et des outils d'assemblage rares qui auraient pu aller à des produits utilisables. Le défi devient plus difficile à mesure que les largeurs d'interface augmentent et que les hauteurs de pile passent de 12 couches à 16 couches, car une plus grande densité entraîne généralement une plus grande sensibilité aux défauts et davantage d'ajustements de processus. La liaison hybride améliorera probablement la mise à l'échelle à long terme, mais des travaux évalués par des pairs montrent que la pression de liaison, l'état de surface et la qualité de l'interface restent essentiels aux résultats thermiques et de fiabilité. Cela signifie que le marché du co-packaged memory peut attirer une forte demande tout en faisant face à une croissance plus lente de l'offre utilisable lorsque les rendements sur les boîtiers de nouvelle génération prennent du temps à se stabiliser.

Capacité d'assemblage avancé limitée pour l'intégration mémoire

La capacité d'assemblage avancé reste un goulot d'étranglement structurel, car la production de plaquettes seule ne crée pas de produits de co-packaged memory vendables sans suffisamment de lignes d'intégration 2,5D et 3D en aval. Le Département du commerce des États-Unis et le NIST ont déclaré en janvier 2025 que 1,4 milliard USD d'attributions finales du NAPMP soutiendraient la prochaine génération d'assemblage avancé de semi-conducteurs aux États-Unis, ce qui souligne à quel point l'écart de capacité était devenu sérieux. ASE a également déclaré que ses revenus d'assemblage avancé devraient doubler pour atteindre 3,2 milliards USD en 2026, ce qui montre que les prestataires externalisés voient une demande forte et immédiate pour la capacité d'intégration liée au HBM. Les documents destinés aux investisseurs d'Amkor pour 2026 indiquaient des dépenses d'investissement de 2,5 à 3 milliards USD axées principalement sur la capacité 2,5D et fan-out haute densité en Corée du Sud et à Taïwan, le campus de l'Arizona progressant vers des jalons d'installation et de production ultérieurs. Même avec ces dépenses, le goulot d'étranglement est important car les grands programmes de puces IA se disputent encore le même pool limité d'assemblage de boîtiers avancés, de tests et de capacité liée aux interposeurs. Cela maintient les prix fermes, ralentit certains calendriers de déploiement et donne à l'accès à l'assemblage un rôle plus important sur le marché du co-packaged memory que la seule force de conception de puces ne le suggérerait.

*Nos prévisions considèrent les impacts des moteurs et des contraintes comme directionnels et non additifs. Les prévisions d'impact reflètent la croissance de référence, les effets de composition et les interactions entre variables.

Analyse des segments

Par type de mémoire : la domination du HBM se maintient tandis que la DRAM sur boîtier se développe

Le HBM détenait 84,11 % de la part du marché du co-packaged memory en 2025, ce qui reflète son rôle central dans les systèmes où la bande passante est la principale contrainte de performance plutôt que la simple capacité mémoire. Le marché du co-packaged memory continue de pencher vers le HBM car les accélérateurs IA actuels exigent des chemins d'interconnexion courts et un débit bien supérieur à ce que la DRAM hors boîtier peut fournir à une efficacité énergétique comparable. La plateforme Blackwell de NVIDIA illustre ce point, car sa conception riche en HBM atteint 8 To/s de bande passante mémoire et dépend d'une intégration étroite au niveau du boîtier entre le calcul et la mémoire. Samsung a également déclaré que le HBM4 commercial délivre jusqu'à 3,3 To/s par pile avec une efficacité énergétique 40 % meilleure que le HBM3E, ce qui renforce pourquoi le HBM reste la voie par défaut pour l'infrastructure IA haut de gamme sur le marché du co-packaged memory. L'avance actuelle n'est donc pas seulement le reflet de la disponibilité des produits, mais elle est également liée au fait qu'aucun autre format de mémoire dans la fenêtre 2025-2026 n'égale la combinaison de densité de bande passante, de proximité du boîtier et de compatibilité avec les accélérateurs du HBM.

La DRAM sur boîtier devrait croître à un CAGR de 25,91 % de 2026 à 2031, ce qui en fait la catégorie de mémoire à la croissance la plus rapide au sein du marché du co-packaged memory, même si elle part d'une base bien plus petite. La conception Memory on Package Versal Premium Gen 2 d'AMD montre pourquoi, car elle intègre jusqu'à 32 Go de mémoire LPDDR5X sur boîtier, délivre 288 Go/s de bande passante et utilise 60 % moins de surface de carte pour les clients qui ont besoin d'une durée de vie produit plus longue et d'un profil de coût différent de celui du HBM. Cela ouvre de la place dans le secteur du co-packaged memory pour les déploiements dans le calcul adaptatif, l'IA en périphérie, l'automobile et les systèmes embarqués à longue durée de vie où l'approvisionnement en HBM, la cadence de renouvellement et le coût restent plus difficiles à justifier. Les technologies de mémoire émergentes se situent encore plus tôt dans la courbe d'adoption, car les écosystèmes d'assemblage, l'interopérabilité et les flux de processus ne sont pas encore alignés pour les absorber en volume dans les programmes d'accélérateurs grand public. UCIe 3.0 fournit une ancre technique importante en augmentant les débits de données entre puces et en ajoutant des contrôles d'alimentation en temps réel, ce qui aide à définir comment les futures formes de mémoire pourront s'intégrer dans les conceptions au niveau du boîtier. Le résultat est un marché du co-packaged memory à deux vitesses où le HBM reste le moteur de revenus clair tandis que la DRAM sur boîtier élargit la base adressable sans déplacer le HBM au sommet.

Par architecture de boîtier : l'interposeur 2,5D domine tandis que l'empilement 3D donne le rythme

Le boîtier à interposeur 2,5D représentait 70,34 % de la taille du marché du co-packaged memory en 2025, ce qui montre que la voie commerciale dominante favorise encore une disposition qui place les puces de calcul et plusieurs piles de mémoire sur un interposeur partagé. Le marché du co-packaged memory bénéficie de cette architecture car elle équilibre une très haute bande passante avec une base de fabrication plus mature que les alternatives 3D complètes dans les programmes de production actuels. Les conceptions à base d'interposeur s'adaptent également à la façon dont la plupart des plateformes d'accélérateurs actuelles sont qualifiées, car elles permettent un placement dense de la mémoire sans encore imposer les conditions thermiques et de liaison les plus exigeantes observées dans les piles verticales plus profondes. C'est pourquoi des approches concurrentes telles que le pont intégré et le boîtier fan-out ou RDL restent plus pertinentes dans les applications de réseau, de télécommunications et de calcul sensibles aux coûts que dans le niveau supérieur de l'infrastructure d'entraînement IA. La domination actuelle du 2,5D est donc étroitement liée à la fabricabilité pratique, à la disponibilité des lignes d'assemblage et à la confiance des clients dans les fenêtres de processus connues sur le marché du co-packaged memory.

Le boîtier empilé 3D devrait se développer à un CAGR de 26,13 % de 2026 à 2031, car il offre une voie vers une intégration encore plus étroite lorsque la liaison hybride, le contrôle thermique et la gestion du rendement s'améliorent suffisamment pour une utilisation plus large. Des recherches présentées à l'IEEE ECTC 2025 ont montré que l'approche SoIC Cool-Stacking de TSMC a réduit la résistance thermique de 77 % par rapport aux schémas à micro-billes, ce qui indique un argument à long terme plus solide pour les conceptions de boîtiers 3D à haute densité. Dans le même temps, imec a montré fin 2025 qu'une disposition HBM sur GPU en 3D peut entraîner des températures de pointe bien plus élevées qu'un boîtier 2,5D comparable, à moins qu'une co-optimisation du système et de la technologie ne soit appliquée, ce qui explique pourquoi l'adoption dépend encore du refroidissement et du perfectionnement de la conception plutôt que de la seule densité du boîtier. Cela signifie que le marché du co-packaged memory passera probablement au 3D par étapes, avec les premières tractions centrées sur les applications pouvant justifier l'effort d'ingénierie, le coût de gestion thermique et la montée en rendement plus lente. Les délais d'approvisionnement en équipements et les courbes d'apprentissage pour la liaison hybride maintiennent également le 2,5D fermement en tête pour l'instant, même si les formats empilés 3D donnent le rythme de croissance. Le marché du co-packaged memory montre donc une division entre la norme de production dominante d'aujourd'hui et la voie de performance la plus agressive de demain.

Par application : les accélérateurs IA ancrent les revenus tandis que la demande de serveurs cloud s'élargit

Les accélérateurs IA détenaient 73,57 % des revenus d'application en 2025, ce qui en fait le principal centre de demande pour le marché du co-packaged memory dans le cycle actuel. Cette concentration existe car les systèmes d'entraînement les plus avancés et de nombreuses plateformes d'inférence haut de gamme nécessitent que le HBM soit placé près des puces de calcul pour maintenir le débit requis par les grands modèles et les charges de travail parallèles intensives. La plateforme Blackwell de NVIDIA et d'autres programmes d'accélérateurs à haute bande passante montrent que la conception de la mémoire au niveau du boîtier est désormais indissociable des performances du processeur, et non une fonctionnalité de support optionnelle. L'informatique haute performance et le supercalcul restent plus modestes en termes de revenus, mais ils comptent encore car ils récompensent les mêmes caractéristiques de bande passante par watt et de latence qui ont propulsé le co-packaged memory dans le matériel IA grand public. Les réseaux de centres de données et les télécommunications deviennent également plus pertinents à mesure que le silicium de commutation et d'interconnexion absorbe des flux de données plus importants, tandis que les déploiements automobiles et en périphérie restent des utilisateurs à un stade plus précoce qui valorisent l'efficacité de l'empreinte et la bande passante contrôlée dans des systèmes plus spécialisés.

Les déploiements sur serveurs cloud et d'entreprise devraient se développer à un CAGR de 26,11 % jusqu'en 2031, ce qui en fait la voie d'application à la croissance la plus rapide sur le marché du co-packaged memory. Cette croissance est importante car elle montre que la demande se répand au-delà du noyau étroit des accélérateurs d'entraînement vers une base installée plus large de systèmes d'inférence, de silicium personnalisé et de serveurs à charges de travail mixtes. L'annonce Memory on Package d'AMD en 2026 soutient cette direction, car elle met en évidence une approche de mémoire au niveau du boîtier adaptée aux applications nécessitant une bande passante élevée dans un encombrement réduit sans toujours nécessiter l'économie complète du HBM. À mesure que les hyperscalers conçoivent davantage de matériel d'inférence autour de leur propre mix de charges de travail, le marché du co-packaged memory est susceptible de servir une gamme plus large de types de mémoire et de bandes de performance au sein du même environnement cloud. Cet élargissement rend la demande d'application moins dépendante d'une seule catégorie matérielle tout en laissant les accélérateurs IA comme centre immédiat des revenus. Il récompense également les fournisseurs capables de soutenir à la fois les systèmes à forte densité HBM et les déploiements de DRAM sur boîtier plus légers dans le secteur du co-packaged memory.

Par type de client : les fournisseurs de semi-conducteurs et de puces IA sont en tête, mais les hyperscalers stimulent la croissance

Les fournisseurs de semi-conducteurs et de puces IA représentaient 55,12 % des revenus en 2025, ce qui confirme que le principal pouvoir d'achat sur le marché du co-packaged memory réside encore chez les entreprises qui définissent l'architecture du boîtier d'accélérateur dès le départ. Ces entreprises décident de la hauteur de la pile, des cibles d'interface, des budgets d'alimentation et de la disposition du boîtier, et ces choix façonnent ensuite la demande de fabrication de mémoire, d'assemblage avancé et de tests externalisés dans le reste de la chaîne de valeur. Leur leadership reflète également le fait que de nombreux clients systèmes s'appuient encore sur les fournisseurs de puces pour mettre sur le marché des conceptions entièrement qualifiées avant de s'engager dans de grands cycles de déploiement. En ce sens, le marché du co-packaged memory reste piloté par l'offre au stade de la conception, même lorsque la demande finale est en fin de compte portée par les fournisseurs de services IA et les opérateurs de centres de données. La base de revenus reste donc concentrée parmi les clients qui ont à la fois de grands programmes de silicium et la capacité d'ingénierie pour influencer les normes de mémoire au niveau du boîtier.

Les hyperscalers et les fournisseurs de services cloud devraient se développer à un CAGR de 26,32 % jusqu'en 2031, ce qui en fait le groupe de clients à la croissance la plus rapide sur le marché du co-packaged memory. Leur montée en puissance est importante car les grands opérateurs cloud influencent désormais la conception de la mémoire plus directement à travers des programmes d'accélérateurs personnalisés, des exigences de qualification et une planification au niveau de la plateforme autour de l'infrastructure d'inférence et d'entraînement. L'investissement de NVIDIA dans Marvell en 2026 souligne que les systèmes IA à l'échelle des serveurs sont construits grâce à des liens plus étroits entre les écosystèmes de calcul, de réseau et de mémoire, ce qui augmente la valeur stratégique des clients qui contrôlent de grandes feuilles de route d'infrastructure. Une fois que ces acheteurs co-développent des fonctionnalités de boîtier et de mémoire avec des fournisseurs, les coûts de changement augmentent car la valeur réside dans l'intégration validée plutôt que dans une simple commande de composants. Les fabricants de serveurs, de stockage et d'équipements réseau restent des canaux importants pour le déploiement en entreprise, tandis que les entreprises d'électronique automobile et industrielle représentent un groupe plus petit mais significatif où les exigences de cycle de vie, de fiabilité et de thermique comptent autant que la bande passante nominale. Ce changement donne au marché du co-packaged memory un caractère de conception personnalisée plus fort, où gagner des revenus futurs dépend d'une intégration étroite dans quelques grandes feuilles de route clients.

Analyse géographique

L'Asie-Pacifique détenait 56,58 % de la part du marché du co-packaged memory en 2025 et devrait enregistrer le CAGR le plus rapide à 26,27 % jusqu'en 2031, ce qui reflète la forte concentration de la région dans la production de HBM, la capacité de fonderie et l'assemblage avancé de boîtiers. Le marché du co-packaged memory reste fortement ancré en Corée du Sud et à Taïwan car Samsung Electronics et SK Hynix dominent l'approvisionnement en mémoire, tandis que Taïwan reste central pour l'assemblage à base d'interposeur et l'assemblage de semi-conducteurs externalisé. Cette structure régionale est importante car elle rapproche physiquement l'exécution de la conception, la fabrication de mémoire et l'intégration au niveau du boîtier, ce qui raccourcit les cycles d'itération pour les plateformes IA à haute bande passante. La Chine évolue différemment, avec JCET qui planifie une installation d'assemblage avancé de 7,8 milliards CNY (1,15 milliard USD) à Shanghai Lingang pour servir les clients de l'électronique informatique et automobile à mesure que l'ambition locale en matière d'assemblage augmente. Le marché du co-packaged memory tire donc une grande partie de son échelle de l'Asie-Pacifique non seulement parce que les usines y sont situées, mais aussi parce que la région dispose aujourd'hui de la chaîne opérationnelle la plus complète pour l'assemblage lié au HBM.

L'Amérique du Nord représente une base de production plus modeste sur le marché du co-packaged memory, mais elle détient un poids stratégique croissant car de nombreux hyperscalers, concepteurs de puces IA et programmes de politique d'assemblage avancé y sont concentrés. Le NIST a déclaré en janvier 2025 que le Département du commerce des États-Unis a finalisé 1,4 milliard USD d'attributions du NAPMP, incluant le soutien à l'Advanced Packaging Piloting Facility en Arizona et plusieurs programmes de traitement de substrats et de fan-out. Les documents destinés aux investisseurs d'Amkor ont montré que son campus d'assemblage avancé en Arizona restait sur la bonne voie pour l'installation des équipements en 2027 et le démarrage de la production en 2028, ce qui donne à l'Amérique du Nord une voie plus claire vers la capacité domestique d'assemblage 2,5D et d'intégration HBM. Cela signifie que le rôle de la région sur le marché du co-packaged memory est encore plus fort sur la demande, la conception et la politique que sur l'offre immédiate, mais l'effort pour changer cet équilibre est maintenant clairement en cours.

L'Europe reste plus modeste en termes de production directe, bien qu'elle porte une valeur stratégique à travers la recherche sur les processus et les travaux thermiques au niveau du boîtier qui peuvent influencer l'adoption commerciale ultérieure. Les travaux publiés par imec en 2025 sur la mitigation thermique HBM sur GPU en 3D montrent pourquoi l'Europe compte pour le marché du co-packaged memory même sans une échelle équivalente dans la capacité de fabrication HBM. Le Japon, bien que comptabilisé dans l'Asie-Pacifique, est devenu plus notable grâce à l'activité de montée en puissance liée au HBM de Micron, ce qui ajoute un autre nœud de production à la base d'approvisionnement régionale plus large. Le Moyen-Orient et l'Afrique restent à un stade précoce d'adoption et sont largement portés par la demande, tandis que l'Amérique du Sud n'a pas de présence de production significative dans la fenêtre de prévision actuelle. Cela laisse le marché du co-packaged memory géographiquement concentré, avec des efforts de diversification croissants mais pas encore assez forts pour modifier le centre de gravité loin de l'Asie-Pacifique.