AI- und HPC-Halbleiter-Siliziumwafer-Markt Größe & Marktanteilsanalyse – Wachstumstrends und Prognose (2026 – 2031)

Globale AI- und HPC-Halbleiter-Siliziumwafer-Markttrends und Erkenntnisse

Steigende Nachfrage nach 300-mm-Wafern in AI-Beschleunigern

Hyperscale-Betreiber kauften im Jahr 2025 1,2 Millionen Beschleunigerkarten, wobei jede Einheit bis zu 1.200 mm² Silizium auf 300-Millimeter-Substraten verbraucht – eine Fläche, die 40 % größer ist als bei Allzweck-CPUs. Das Chip-on-Wafer-on-Substrate-Packaging verdoppelt den Waferverbrauch pro GPU, da mehrere retikel-limitierte Dies einen einzigen Interposer teilen. Die Übergangspläne von Microsoft und Meta zur Einführung proprietärer 3-Nanometer-Inferenzprozessoren im Jahr 2026 erhöhen den Nachfragedruck weiter.^{[1]Michael Acton, „Microsoft und Meta planen proprietäre AI-Chips auf 3-nm-Knoten”, Financial Times, ft.com} Die wirtschaftliche Obsoleszenz von 200-Millimeter-Substraten für führende Logik konzentriert das Volumen auf 300-Millimeter-Linien, die eine Gesamtdickenvariation unter 0,15 µm halten können. Weniger als fünf globale Lieferanten erfüllen derzeit diese Toleranz, was die oligopolistische Preissetzungsmacht über den Prognosehorizont hinaus erhält.

Schnelle Auftragsfertiger-Expansionen unter 7 nm in Taiwan und den Vereinigten Staaten

TSMC verpflichtete sich zu 65 Milliarden USD für Anlagen in Arizona, die im Dezember 2025 mit dem Versand von 4-Nanometer-Entwicklungswafern begannen. Samsungs Pyeongtaek-Campus fügte einen fünften Reinraum für 2-Nanometer-Gate-all-around-Geräte hinzu, die für Mitte 2026 in der Serienproduktion geplant sind.^{[2]Joon-hee Lee, „Samsung Foundry erweitert den Pyeongtaek-Campus”, Samsung Electronics, news.samsung.com} Intels Ohio-Projekt wird 2027 60.000 Wafer-Starts pro Monat auf 18A erreichen. Diese drei Programme allein fügen bis 2028 300.000 Starts monatlich hinzu, obwohl Engpässe bei Ausrüstungen die volle Produktion um 12–18 Monate nach hinten verschieben. Taiwans Anteil an der Sub-7-Nanometer-Kapazität sinkt daher von 92 % im Jahr 2023 auf etwa 78 % im Jahr 2027, was das geopolitische Risiko streut, aber jurisdiktionelle Exportkontrollreibungen einführt, die die grenzüberschreitende Logistik erschweren.

Wachsende Kapitalunterstützung für inländische Wafer-Fertigungsanlagen in China

Phase III von Chinas Großem Fonds stellte 2024 150 Milliarden RMB (21 Milliarden USD) bereit, wobei 30 % für vorgelagerte Materialien reserviert waren.^{[3]Yoko Kubota, „Chinesischer Staatsrat stellt 150 Milliarden RMB für den Halbleiterfonds bereit”, South China Morning Post, scmp.com} Shanghai Simguis Lingang-Projekt wird bis 2027 jährlich 1,8 Millionen 300-Millimeter-Substrate liefern und 28-Nanometer- sowie 14-Nanometer-Knoten bedienen. Die inländische Beschaffung durch SMIC verdoppelte sich bis 2025 auf 32 %. Trotz Volumenzuwächsen liegen die chinesischen Defektraten im Durchschnitt bei 0,08 cm⁻² gegenüber 0,03 cm⁻² für japanische Qualitäten, was die Durchdringung unter 10 Nanometern begrenzt. Etablierte Lieferanten stehen unter Rabattdruck, um Marktanteile zu verteidigen, behalten jedoch einen Vorteil bei fortgeschrittenen Knotenqualifikationen.

Aggressive Knotenverkleinerungen für fortgeschrittene HPC-GPUs

NVIDIAs Blackwell B200 packt 208 Milliarden Transistoren auf TSMCs N3E, eine 60-prozentige Dichtesteigerung gegenüber Hopper. AMDs MI350, für 2027 geplant, wird rückseitige Stromversorgung bei 3 Nanometern nutzen. Intels Falcon Shores zielt auf 18A im Jahr 2026 und 14A im Jahr 2028 ab, wobei jeder Schritt Wafer erfordert, die flacher als 0,12 µm sind. Lieferanten müssen Kristallzieher mit Durchmesserkontrollalgorithmen nachrüsten und epitaxiale Kapazitäten hinzufügen, was die Investitionsausgaben über 500 Millionen USD pro Linie treibt. Der Verkleinerungstakt hat sich von 24 Monaten auf 18 Monate verkürzt, was die Abschreibungsfenster komprimiert und Produzenten mit soliden Bilanzen begünstigt.

Lieferketteninstabilität bei ultrareinem Polysilizium

Sieben Unternehmen produzierten 2025 nahezu das gesamte Polysilizium in Halbleiterqualität, wobei Wacker, Hemlock und Tokuyama 65 % abdeckten. Die Solarnachfrage hob die Spotpreise im Laufe des Jahres von 28 USD/kg auf 41 USD/kg an. US-amerikanische Zwangsarbeitsregeln blockierten den Ursprung aus Xinjiang und entzogen 40.000 t Kapazität. Tokuyamas Sarawak-Erweiterung fügt Mitte 2026 10.000 t hinzu, benötigt jedoch 18 Monate Qualifikation. Kleinere Waferhersteller ohne Langzeitverträge stehen daher vor einer Rohstoffrationierung, die die prognostizierte CAGR um fast 2 Prozentpunkte senken könnte, wenn keine Gegenmaßnahmen ergriffen werden.

Lange Lieferzeiten für Kristallziehgeräte

Czochralski-Öfen, die eine Durchmesservariation unter 0,1 µm ermöglichen, hatten 2025 durchschnittliche Lieferzeiten von 20 Monaten.^{[4]SEMI-Mitarbeiter, „Gerätelieferzeiten verlängern sich auf 20 Monate”, SEMI, semi.org} Ferrotecs Auftragsbestand entspricht 2,3 Jahren Umsatz, was Erweiterungen bei Siltronic und SK Siltron verzögert. Engpässe bei hochreinen Graphittiegeln und Keimstäben, die beide Exportkontrollen unterliegen, verstärken die Verzögerungen. Einige Produzenten rüsten 200-Millimeter-Linien auf, aber dieser Ansatz lenkt Ingenieurtalente ab, die für 300-Millimeter-Hochläufe benötigt werden. Das Kapazitätswachstum der Branche bleibt daher bis mindestens 2027 auf etwa 12 % jährlich begrenzt.

Segmentanalyse

Nach Waferdurchmesser: 300-Millimeter-Linien sichern Kostenführerschaft

Das 300-mm-Segment des AI- und HPC-Halbleiter-Siliziumwafer-Marktes machte 2025 94,64 % des Marktanteils aus und spiegelt seine überlegene Die-Ausbeute-Wirtschaftlichkeit wider. Jede 300-Millimeter-Scheibe bietet etwa 2,4-mal mehr nutzbare Fläche als ein 200-Millimeter-Substrat, was die Fertigungskosten pro Transistor um 30–40 % senkt. Auftragsfertiger-Packaging-Abläufe wie TSMC CoWoS akzeptieren nur 300-Millimeter-Interposer, was Hyperscale-Käufer an diesen Durchmesser bindet. Intels bevorstehende rückseitige Stromversorgungsarchitektur verschärft die Gesamtdickenbudgets auf 0,12 µm, ein Wert, der mit älteren 200-Millimeter-Werkzeugen nicht erreichbar ist. Folglich haben Lieferanten, die ultra-flache 300-Millimeter-Kristalle beherrschen, den Status eines bevorzugten Lieferanten bei allen fortgeschrittenen Logikfertigungsanlagen.

Die Wachstumsdynamik dürfte nicht nachlassen, da Hyperscaler planen, ab 2026 benutzerdefinierte Inferenzchips auf 3-Nanometer-Knoten zu produzieren. Die CAGR des Segments von 19,68 % übersteigt daher die breitere Wachstumstrajektorie des AI- und HPC-Halbleiter-Siliziumwafer-Marktes, gemessen in Quadratzoll. Umgekehrt wächst die Nachfrage nach 200-Millimeter-Wafern stetig, angetrieben durch FD-SOI- und Siliziumkarbid-Anwendungen, bei denen die Die-Größen klein bleiben. Ausrüstungsanbieter haben begonnen, den 150-Millimeter-Service einzustellen, was ältere Fertigungsanlagen zwingt, entweder zu migrieren oder den Markt zu verlassen – ein Trend, der die Konsolidierung beschleunigt. Jüngste Fusionen und Übernahmen, wie GlobalWafers' Erwerb von Siltronics Singapur-Asset, bringen mehr als ein Viertel der nicht-chinesischen 300-Millimeter-Kapazität unter einen Eigentümer und gestalten die Verhandlungsdynamik mit Auftragsfertiger-Kunden neu.

Nach Technologieknoten: Sub-7-Nanometer-Prämien intensivieren den Margenpool

Fortgeschrittene Geometrien unter 7 Nanometern machten 2025 84,73 % des Marktanteils aus und werden bis 2031 eine CAGR von 19,76 % verzeichnen. Jeder Wafer in dieser Knotenklasse wird mit einer Defektdichte unter 0,03 cm⁻², einer Metallkontamination unter 1 × 10¹⁰ Atomen/cm³ geliefert und enthält häufig epitaxiale Schichten, die die Kosten um 150–200 USD erhöhen. Diese Spezifikationen rechtfertigen einen Preisaufschlag von 40 %, der die Gewinnkonzentration innerhalb des AI- und HPC-Halbleiter-Siliziumwafer-Marktanteils vergrößert, der von Shin-Etsu, Sumco und GlobalWafers kontrolliert wird. Gate-all-around-Geräte, die 2026 bei Samsung und 2027 bei TSMC debütieren, verschärfen die Ebenheitsanforderungen und zwingen kleinere Anbieter entweder zu investieren oder sich zurückzuziehen.

Mainstream-Knoten im Bereich 10–28 Nanometer wachsen mit einem stabileren Wert von 11,2 %, da Automobil- und Industriekäufer reife IP-Kerne und längere Qualifikationszyklen bevorzugen. Von NXP und Infineon unterzeichnete Verträge sichern Waferpreise bis 2027, bieten Lieferanten jedoch wenig Aufwärtspotenzial, da die Inflation die Energiekosten erhöht. Reife Knoten über 28 Nanometern spüren Margendruck durch die expandierende chinesische Kapazität, bleiben jedoch für strahlungsgehärtetes Militärsilizium unverzichtbar. Diese Bifurkation bedeutet, dass das Premiumsegment überproportionale Renditen erzielt, während Legacy-Knoten Volumenstabilität liefern, was Produzenten ermöglicht, das Risiko über das gesamte AI- und HPC-Halbleiter-Siliziumwafer-Marktportfolio zu verteilen.

Notiz: Segmentanteile aller einzelnen Segmente sind nach dem Kauf des Berichts verfügbar

Geografische Analyse

Der asiatisch-pazifische Raum behielt 2025 74,62 % des Marktanteils und wird voraussichtlich bis 2031 mit 19,82 % wachsen. TSMC allein verbrauchte 800.000 Starts pro Monat in Taiwan, während sein neues Kumamoto-Werk in Japan Ende 2026 55.000 Starts hinzufügt. Samsungs Pyeongtaek-Campus erreichte nach der Inbetriebnahme der P4-Linie im Jahr 2025 400.000 Starts monatlich. China erhöhte die inländische Wafer-Beschaffung bis 2025 auf 32 %, substituierte Importe trotz Defektdichteunterschieden und investierte 150 Milliarden RMB in vorgelagerte Materialien. Japan zog JPY 4 Billionen (27 Milliarden USD) an Subventionen an, die gegen die Taiwan-Konzentration absichern und den regionalen Wettbewerb um qualifizierte Arbeitskräfte verschärfen.

Nordamerika, obwohl kleiner, expandiert unter den Anreizen des CHIPS-Gesetzes rasch. Intels Standorte in Arizona und Ohio werden bis 2028 120.000 Starts monatlich verzeichnen, während TSMCs Phoenix-Modul bereits 4-Nanometer-Silizium liefert. GlobalWafers begann mit dem Bau einer 5-Milliarden-USD-Anlage in Sherman, Texas, mit dem Ziel von 1,2 Millionen Wafern jährlich. Wasserknappheit erwies sich als bindende Einschränkung, da Fertigungsanlagen in Arizona täglich 4 Millionen Gallonen verbrauchen, was Regulierungsbehörden dazu veranlasste, 90-prozentige Wiederverwendungsziele vorzuschreiben, die derzeit nur TSMC erfüllt. Das Erreichen einer nachhaltigen Wasserintensität ist nun ein entscheidender Faktor für künftige Subventionsauszahlungen.

Europa erfasste 2025 8 % der globalen Quadratzoll-Produktion und ist auf Automobil- und Leistungsbauelemente spezialisiert. Infineons Dresdner Fertigungsanlage und STMicroelectronics' Standort in Crolles beziehen Wafer von Siltronics Freiberg-Werk, um die lokalen Inhaltsregeln des Chips-Gesetzes zu erfüllen. Bosch fügte in Reutlingen eine 200-Millimeter-Linie hinzu, um Engpässe bei Fahrzeugsensoren zu beheben, bleibt jedoch für führende Logik auf Importe angewiesen. Südamerika sowie der Nahe Osten und Afrika machen zusammen weniger als 2 % des Volumens aus und beherbergen keine Prime-Wafer-Anlagen, was lokale Montagebetriebe Versand- und Zollschocks aussetzt, wenn sich die asiatisch-pazifische Logistik verschärft.